【正文】 entity xzdl isport(resetr,holdr,a_mr,h_buttr,clkr:in std_logic。 t_flash=dins xor t。architecture art of ssmk issignal t :std_logic_vector(11 downto 0)。end if。else recount=39。139。139。 state=d。 sign_state=101001100101。139。elsif a_m=39。039。139。139。交通燈控制器程序library ieee。when 100101101101= load2=conv_std_logic_vector(3,8)。load1 :out std_logic_vector(7 downto 0)。139。t2=din2。architecture art of jsq is signal next_sa ,last_f : std_logic 。end if。clk_f=39。event and clk_1k=39。.《CPLD技術(shù)及零應(yīng)用[M]》.西安:. [7] 求是科技.《CPLD/FPGA應(yīng)用開發(fā)技術(shù)與工程實(shí)踐》.[8] 劉寶琴.《ALTERA在這段時(shí)間里，我學(xué)到了很多知識(shí)，也有很多感受，從對(duì)VHDL語言、MAX+PLUS II軟件操作平臺(tái)等相關(guān)技術(shù)很不大了解的狀態(tài)，我開始了獨(dú)立的學(xué)習(xí)和試驗(yàn)，查看相關(guān)的資料和書籍，讓自己頭腦中模糊的概念逐漸清晰，使自己對(duì)硬件描述語言VHDL應(yīng)用系統(tǒng)有了更深一步的了解，也更為熟悉MAX+PLUS II軟件系統(tǒng)的設(shè)計(jì)流程，每一次改進(jìn)都是我學(xué)習(xí)的收獲。 （5，6）對(duì)ALTERA的 CPLD/FPGA進(jìn)行配置。(程序見附錄P9)圖29 總體電路的時(shí)序仿真波形 實(shí)驗(yàn)平臺(tái)的引腳配置及下載測(cè)試 實(shí)驗(yàn)平臺(tái)介紹 實(shí)驗(yàn)系統(tǒng)主板提供的基本功能說明：15個(gè)按鍵：即九個(gè)琴鍵按鍵（按住琴鍵，對(duì)應(yīng)輸出指示的紅色二極管亮，表示輸出高電平，松開琴鍵，對(duì)應(yīng)輸出指示的紅色二極管滅，表示輸出為低電平）。 hoq=39。139。139。139。state=d。否則recount=39。則recount＝1，state=d。4．Reset＝0，clk為上升沿觸發(fā)，且hold＝0，如果state為b狀態(tài)時(shí)，如果a_m＝1且next_state=39。否則，交通燈處于正常的顯示狀態(tài)。 then ――交通燈處于手動(dòng)狀態(tài)時(shí) if h_butt=39。到此，Ｂ方向上的交通燈開始變化，依次重復(fù)Ａ方向上a、b、c、d四個(gè)狀態(tài)的轉(zhuǎn)換。flash_addr=00。否則last_f=39。 then ――采集到的交通燈控制信號(hào)，采集下t1=din1。否則clk_t2加一，clk_s2，clk_f保持不變。在MAX+PLUSⅡ環(huán)境下進(jìn)行編譯與仿真，直至各個(gè)模塊全部完成仿真，實(shí)現(xiàn)各自的功能。實(shí)現(xiàn)路口交通燈系統(tǒng)控制的方法很多，可以用標(biāo)準(zhǔn)邏輯器件、可編程序控制器PLC、單片機(jī)等方案來實(shí)現(xiàn)。[4]其自頂而下的設(shè)計(jì)流程如圖11所示：設(shè)計(jì)說明書建立VHDL行為模型模型門級(jí)時(shí)序VHDL行為仿真模型VHDL－RTL級(jí)建模模型前端功能仿真邏輯綜合測(cè)試向量生成硬件測(cè)試功能仿真結(jié)構(gòu)綜合設(shè)計(jì)完成圖11 自頂而下的設(shè)計(jì)流程 Max+Pull II開發(fā)平臺(tái)系統(tǒng) MaxPull II簡介MaxPull II的全稱是Multiple Array and Programmable Logic Use System2（多陣列矩陣及可編程邏輯用戶系統(tǒng)2），是Altera公司的全集成化可編程邏輯設(shè)計(jì)環(huán)境。如前所述，用行為方式描述的系統(tǒng)結(jié)構(gòu)的程序，其抽象程度高，是很難直接映射到具體邏輯元件結(jié)構(gòu)的。（4）VHDL是一個(gè)標(biāo)準(zhǔn)語言，為眾多的EDA廠商支持，因此移植性好。相信在不久的將來會(huì)有更多更好的設(shè)計(jì)工具在各地開花并結(jié)果。廣大電子工程人員掌握這一先進(jìn)技術(shù)，這不僅是提高設(shè)計(jì)效率的需要，更是我國電子工業(yè)在世界市場(chǎng)上生存、競爭與否的關(guān)鍵。其次，輸入VHDL代碼，這是高層次設(shè)計(jì)中最為普遍的輸入方式。 EDA技術(shù)的基本設(shè)計(jì)方法EDA技術(shù)的每一次進(jìn)步,都引起了設(shè)計(jì)層次上的一次飛躍,物理級(jí)設(shè)計(jì)主要指IC版圖設(shè)計(jì)，一般由半導(dǎo)體廠家完成，對(duì)電子工程師沒有太大的意義，因此本文重點(diǎn)介紹電路級(jí)設(shè)計(jì)和系統(tǒng)級(jí)設(shè)計(jì)。　　高層次設(shè)計(jì)是一種“自頂向下”的全新設(shè)計(jì)方法，這種設(shè)計(jì)方法首先從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)。 適配器的功能是將由綜合器產(chǎn)生的王表文件配置與指定的目標(biāo)器件中，產(chǎn)生最終的下載文件，如JED文件。適配所選定的目標(biāo)器件（FPGA/CPLD芯片）必須屬于在綜合器中已指定的目標(biāo)器件系列。在方框圖一級(jí)進(jìn)行仿真、糾錯(cuò)，并用硬件描述語言對(duì)高層次的系統(tǒng)行為進(jìn)行描述，在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證。第一，電路級(jí)設(shè)計(jì)電路級(jí)設(shè)計(jì)工作流程：電子工程師接受系統(tǒng)設(shè)計(jì)任務(wù)，首先確定設(shè)計(jì)方案，并選擇能實(shí)現(xiàn)該方案的合適元器件，然后根據(jù)具體的元器件設(shè)計(jì)電路原理圖。此外，還可以采用圖形輸入方式（框圖，狀態(tài)圖等），這種輸入方式具有直觀、容易理解的優(yōu)點(diǎn)。[2] EDA的發(fā)展趨勢(shì)第一，.從目前的EDA技術(shù)來看，其發(fā)展趨勢(shì)是政府重視、使用普及、應(yīng)用廣泛、工具多樣、軟件功能強(qiáng)大。據(jù)最新統(tǒng)計(jì)顯示，中國和印度正在成為電子設(shè)計(jì)自動(dòng)化領(lǐng)域發(fā)展最快的兩個(gè)市場(chǎng)，年夏合增長率分別達(dá)到了50%和30%。用VHDL語言編程實(shí)現(xiàn)數(shù)字電子系統(tǒng)硬件設(shè)計(jì)容易做到技術(shù)共享。要想得到硬件的具體實(shí)現(xiàn)，必須將行為方式描述的VHDL語言程序改寫為RTL方式描述的VHDL語言程序。從最初的第一代A＋PLUS，第二代MAX+PLUS,發(fā)展到第三代MAX+PLUS II,Altera公司的開發(fā)工具軟件在發(fā)展中不斷完善。但是這些控制方法的功能修改及調(diào)試都需要硬件電路的支持，在一定程度上增加了設(shè)計(jì)難度。在本設(shè)計(jì)中交通燈控制器由七個(gè)模塊構(gòu)成：消振模塊，分頻器模塊、交通燈控制器模塊、計(jì)數(shù)器塊、計(jì)數(shù)器控制模塊、閃爍模塊、譯碼器模塊。其中clk－flash是clk頻率的1/2倍，它是通過內(nèi)部信號(hào)與運(yùn)算的得來，即clk_flash=clk_s1 and clk_s2 and clk_f。 一個(gè)計(jì)數(shù)值。039。（4） 若sign_s＝000001001110，則load1=conv_std_logic_vector(35,8)。當(dāng)Ｂ方向上的四個(gè)狀態(tài)循環(huán)完成后，Ａ方向再次重復(fù)Ａ方向上a、b、c、d四個(gè)狀態(tài)的轉(zhuǎn)換。139。3．Reset＝0，clk為上升沿觸發(fā)，且hold＝0，如果state為a狀態(tài)時(shí)，如果a_m＝1且next_state=39。139。sign_state=101001100101。039。如果為手動(dòng)狀態(tài)a_m＝0且h_butt=39。state=a sign_state=100101101001。 then t=011010100101。則t=011010100101。139。五個(gè)電平按鍵（按下鍵，對(duì)應(yīng)輸出指示的紅色二極管亮，表示輸出高電平，再按下鍵，對(duì)應(yīng)輸出指示的紅色二極管滅，表示輸出為低電平）。 （7，8）對(duì)89S5X進(jìn)行配置。ＥＤＡ技術(shù)是一種實(shí)現(xiàn)電子系統(tǒng)或電子產(chǎn)品自動(dòng)化設(shè)計(jì)的技術(shù)。可編程邏輯器件及其應(yīng)用》..[9] 潘松.《VHDL實(shí)用教程》. 電子科技大學(xué)出版社. [10] . 《電子設(shè)計(jì)自動(dòng)化》. 附 錄分頻器程序library ieee。139。039。end if。signal t1,t2 : std_logic_vector(7 downto 0)。else t1=t11。else last_f=39。load2: out std_logic_vector(7 downto 0)。 flash_addr=00。use 。elsif clk39。state=b。 state=a。039。 thenrecount=39。 else recount=39。 end if。 then if next_state=39。 state=f。039。when others= state=a。signal t_flash :std_logic_vector(11 downto 0)。 else t_flash=dins。hoq,hq,aq: out std_logic)。use 。then t=011010011010。end。 end if。 sign_state=100101101001。 then recount=39。when e= if a_m=39。039。 state=d。then if next_state=39。 end if。 else recount=39。 thenrecount=39。recount=39。end。 flash_addr=00。 sign_s: in std_logic_vector(11 downto 0)。if t1=00000101 or t2=00000101 thenlast_f=39。 thent1=din1。end。 end if。039。elsif clk_1k39。.《可編程邏輯器件及其應(yīng)用[M]》.北京:. [6] 圖212 外圍電路的連接結(jié) 論從開始接到論文題目到系統(tǒng)的實(shí)現(xiàn)，再到論文文章的完成，每走一步對(duì)我來說都是新的嘗試與挑戰(zhàn)，這也是我在大學(xué)期間獨(dú)立完成的最大的項(xiàng)目。 （3，4）對(duì)LATTICE的 CPLD進(jìn)行 配置。通過元件例化語句調(diào)用低層次的當(dāng)前設(shè)計(jì)實(shí)體。 then －－采集到手動(dòng)信息if t2=0111 then ――計(jì)數(shù)判斷 t2=0000。1且，flash_addr=11 and flash =39。elsif flash_addr=11 and flash =39。1則recount=39。039。sign_state=101101100101。139。 state=a。2．Reset＝0，clk為上升沿觸發(fā)，如果hold＝1，則交通燈控制器出與禁止?fàn)顟B(tài)，此時(shí)所有路口的紅綠燈都為紅燈。039。直到計(jì)數(shù)器計(jì)時(shí)時(shí)間到，由d態(tài)轉(zhuǎn)到下個(gè)狀態(tài)。 load2=conv_std_logic_vector(18,8)。139。139。3．reset＝0，clk_1k為上升沿觸發(fā)并且clk_s1＝1時(shí)，如果clk_t2大于或等于200時(shí)，clk_t2清零，輸出clk_s2＝1，取反clk_f。根據(jù)程序要求完成VHDL語言設(shè)計(jì)后，可形成頂層文件。提高十字路口的通行效率，對(duì)緩解交通阻塞具有十分重要的現(xiàn)實(shí)意義。自頂而下的設(shè)計(jì)方法使系統(tǒng)被分解為各個(gè)模塊的集合之后，可以對(duì)設(shè)計(jì)的每個(gè)獨(dú)立模塊指派不同的工作小組，這些工作小組可以工作在不同地點(diǎn)，甚至可以分屬于不同的單位，最后將不同的模塊集成為最終的系統(tǒng)模型，并對(duì)其進(jìn)行綜合測(cè)試和評(píng)價(jià)。這一層次稱為寄存器傳輸描述（又稱數(shù)據(jù)流描述）。（3）VHDL的設(shè)計(jì)不依賴于特定的器件，方便了工藝的轉(zhuǎn)換。中國華大集成電路設(shè)計(jì)中心，也提供IC設(shè)計(jì)軟件，但性能不是很強(qiáng)。綜上所述，EDA技術(shù)是電子設(shè)計(jì)領(lǐng)域的一場(chǎng)革命，目前正處于高速發(fā)展階段，每年都有新的EDA工具問世。首先，工程師按照“自頂向下”的設(shè)計(jì)方法進(jìn)行系統(tǒng)劃分?？蚣芙Y(jié)構(gòu)能將來自不同EDA廠商的工具軟件進(jìn)行優(yōu)化組合，集成在一個(gè)易于管理的統(tǒng)一的環(huán)境之下，而且還支持任務(wù)之間、設(shè)計(jì)師之間以及整個(gè)產(chǎn)品開發(fā)過程中的信息傳輸與共享，是并行工程和自頂向下設(shè)計(jì)方法的實(shí)現(xiàn)基礎(chǔ)。　　第一，“自頂向下”的設(shè)計(jì)方法10年前，電子設(shè)計(jì)的基本思路還是選用標(biāo)準(zhǔn)集成電路“自底向上”地構(gòu)造出一個(gè)新的系統(tǒng)，這樣的設(shè)計(jì)方法就如同一磚一瓦建造金字塔，不僅效率低、成本高而且容易出錯(cuò)。綜合過程就是將電路的高級(jí)語言描述轉(zhuǎn)換低級(jí)的、可與目標(biāo)器件FPGA/CPLD相映射的網(wǎng)表文件?！　∮布枋稣Z言HDL是相對(duì)于一般的計(jì)算機(jī)軟件語言，如：C、PASCAL而言的。然后，用綜合優(yōu)化工具生成具體門電路的網(wǎng)絡(luò)表，其對(duì)應(yīng)的物理實(shí)現(xiàn)級(jí)可以是印刷電路板或?qū)Ｓ眉呻娐?。接著進(jìn)行第一次仿真，其中包括數(shù)字電路的邏輯模擬、故障分析，模擬電路的交直流分析、瞬態(tài)分析。第三步是，將以上的設(shè)計(jì)輸入編譯成標(biāo)準(zhǔn)的VHDL文件。中國EDA市場(chǎng)已漸趨成熟，不過大部分設(shè)計(jì)工程師面向的是PCB制板和小型ASIC領(lǐng)域，僅有小部分（約11%）的設(shè)計(jì)人員開發(fā)復(fù)雜的片上系統(tǒng)器件。[3] EDA技術(shù)發(fā)展迅猛，完全可以用日新月異來描述。他人用VHDL語言實(shí)現(xiàn)了IP模塊和軟核（soft core），程序包（package）和設(shè)計(jì)庫（library）很容易移植到自己的系統(tǒng)設(shè)計(jì)中。也就是說，系統(tǒng)采用RTL方式描述，才能導(dǎo)出系統(tǒng)的邏輯表達(dá)式，才能進(jìn)行邏輯綜合。MAX+PLUS II的版本不升級(jí)，功能也越來越強(qiáng)大，目前發(fā)行的MAX+PLUS II已經(jīng)到了10。采用EDA技術(shù)。 用VHDL語言對(duì)各個(gè)模塊進(jìn)行編程，最后形成頂層文件，在MAX+PLUSⅡ環(huán)境下進(jìn)行編譯與仿真，檢查所編程序是否運(yùn)行正確。 計(jì)數(shù)器模塊 原理及功能計(jì)數(shù)器是對(duì)一個(gè)輸入脈沖進(jìn)行計(jì)數(shù)，如果輸入脈沖的頻率一定，則記錄一定