【正文】 模塊進行編程，最后形成頂層文件，在MAX+PLUSⅡ環(huán)境下進行編譯與仿真，檢查所編程序是否運行正確。A 方向和B 方向的紅、黃、綠和左拐燈分別用R1 、YG1 、L1 和R2 、Y2 、G2 、L2 來表示。采用EDA技術。設計者可使用Altera或標準CAE設計輸入工具去建立邏輯設計，使用MAX+PLUS II編譯器對Altera器件設計進行編譯，并使用Altera或其它CAE校驗工具進行器件或板級仿真。MAX+PLUS II的版本不升級，功能也越來越強大，目前發(fā)行的MAX+PLUS II已經(jīng)到了10。由于目前眾多制造PLD芯片的廠家，其工具軟件均支持VHDL語言的編程。也就是說，系統(tǒng)采用RTL方式描述，才能導出系統(tǒng)的邏輯表達式，才能進行邏輯綜合。在設計的過程中，對系統(tǒng)自上而下分成三個層次進行設計：第一層次是行為描述。他人用VHDL語言實現(xiàn)了IP模塊和軟核（soft core），程序包（package）和設計庫（library）很容易移植到自己的系統(tǒng)設計中。為了克服以上不足，1985年美國國防部正式推出了高速集成電路硬件描述語言VHDL，1987年IEEE采納VHDL為硬件描述語言標準（IEEE STD－1076）。[3] EDA技術發(fā)展迅猛，完全可以用日新月異來描述。 第二，外設技術與EDA工程相結合的市場前景看好，如組合超大屏幕的相關連接，多屏幕技術也有所發(fā)展。中國EDA市場已漸趨成熟，不過大部分設計工程師面向的是PCB制板和小型ASIC領域，僅有小部分（約11%）的設計人員開發(fā)復雜的片上系統(tǒng)器件。第七步是利用適配器將綜合后的網(wǎng)絡表文件針對某一具體的目標器件進行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化、布局布線。第三步是，將以上的設計輸入編譯成標準的VHDL文件。然而，電路級設計本質上是基于門級描述的單層次設計，設計的所有工作（包括設計輸入、仿真和分析、設計修改等）都是在基本邏輯門這一層次上進行的，顯然這種設計方法不能適應新的形勢，一種高層次的電子設計方法，也即系統(tǒng)級設計方法，應運而生。接著進行第一次仿真，其中包括數(shù)字電路的邏輯模擬、故障分析，模擬電路的交直流分析、瞬態(tài)分析。　　可編程邏輯芯片與上述掩模ASIC的不同之處在于：設計人員完成版圖設計后，在實驗室內就可以燒制出自己的芯片,無須IC廠家的參與，大大縮短了開發(fā)周期。然后，用綜合優(yōu)化工具生成具體門電路的網(wǎng)絡表，其對應的物理實現(xiàn)級可以是印刷電路板或專用集成電路。與CAD相比，CAE除了有純粹的圖形繪制功能外，又增加了電路功能設計和結構設計，并且通過電氣連接網(wǎng)絡表將兩者結合在一起，實現(xiàn)了工程設計?！　∮布枋稣Z言HDL是相對于一般的計算機軟件語言，如：C、PASCAL而言的。EDA技術是以計算機為工具，根據(jù)硬件描述語言HDL（ Hardware Description language）完成的設計文件，自動地完成邏輯編譯、化簡、分割、綜合及優(yōu)化、布局布線、仿真以及對于特定目標芯片的適配編譯和編程下載等工作。綜合過程就是將電路的高級語言描述轉換低級的、可與目標器件FPGA/CPLD相映射的網(wǎng)表文件。EDA技術已有30年的發(fā)展歷程，大致可分為三個階段?！　〉谝?，“自頂向下”的設計方法10年前，電子設計的基本思路還是選用標準集成電路“自底向上”地構造出一個新的系統(tǒng)，這樣的設計方法就如同一磚一瓦建造金字塔，不僅效率低、成本高而且容易出錯。　　設計全定制ASIC芯片時，設計師要定義芯片上所有晶體管的幾何圖形和工藝規(guī)則，最后將設計結果交由IC廠家去進行掩模制造，做出產(chǎn)品?？蚣芙Y構能將來自不同EDA廠商的工具軟件進行優(yōu)化組合，集成在一個易于管理的統(tǒng)一的環(huán)境之下，而且還支持任務之間、設計師之間以及整個產(chǎn)品開發(fā)過程中的信息傳輸與共享，是并行工程和自頂向下設計方法的實現(xiàn)基礎。后仿真主要是檢驗PCB板在實際工作環(huán)境中的可行性。首先，工程師按照“自頂向下”的設計方法進行系統(tǒng)劃分。綜合優(yōu)化是針對ASIC芯片供應商的某一產(chǎn)品系列進行的，所以綜合的過程要在相應的廠家綜合庫支持下才能完成。綜上所述，EDA技術是電子設計領域的一場革命，目前正處于高速發(fā)展階段，每年都有新的EDA工具問世。開展“數(shù)控化”工程和“數(shù)字化”工程。中國華大集成電路設計中心，也提供IC設計軟件，但性能不是很強。例如一個32位的加法器，利用圖形輸入軟件需要輸人500至1000個門，而利用VHDL語言只需要書寫一行“A＝B＋C”即可。（3）VHDL的設計不依賴于特定的器件，方便了工藝的轉換。采用傳統(tǒng)方法設計數(shù)字系統(tǒng)，特別是當電路系統(tǒng)非常龐大時，設計者必須具備較好的設計經(jīng)驗，而且繁雜多樣的原理圖的閱讀和修改也給設計者帶來諸多的不便。這一層次稱為寄存器傳輸描述（又稱數(shù)據(jù)流描述）。第二，應用邏輯綜合工具產(chǎn)生的門級網(wǎng)絡表，將其轉換成PLD的編程碼點，即可利用PLD實現(xiàn)硬件電路的設計。自頂而下的設計方法使系統(tǒng)被分解為各個模塊的集合之后，可以對設計的每個獨立模塊指派不同的工作小組，這些工作小組可以工作在不同地點，甚至可以分屬于不同的單位，最后將不同的模塊集成為最終的系統(tǒng)模型，并對其進行綜合測試和評價。MAX+plus II具有突出的靈活性與高效性，為設計者提供了多種可自由選擇的設計方法和工具。提高十字路口的通行效率，對緩解交通阻塞具有十分重要的現(xiàn)實意義。其示意圖如圖21所示。根據(jù)程序要求完成VHDL語言設計后，可形成頂層文件。整數(shù)分頻器非常簡單，可采用標準的計數(shù)器，也可采用可編程邏輯器件設計實現(xiàn)。3．reset＝0，clk_1k為上升沿觸發(fā)并且clk_s1＝1時，如果clk_t2大于或等于200時，clk_t2清零，輸出clk_s2＝1，取反clk_f。本設計中主要程序段 elsif clk39。139。2．reset＝0, clk為上升沿觸發(fā)時，如果hold＝1時，計數(shù)器處于禁止狀態(tài)，t1，t2保持不變，輸出不變。139。flash_addr和計數(shù)器的flash共同作用控制閃爍模塊的閃爍功能。 load2=conv_std_logic_vector(18,8)。b狀態(tài)：Ａ方向的黃燈亮，綠燈，左轉燈，紅燈滅，Ｂ方向的交通燈保持原狀態(tài)。直到計數(shù)器計時時間到，由d態(tài)轉到下個狀態(tài)。139。039。039。2．Reset＝0，clk為上升沿觸發(fā)，如果hold＝1，則交通燈控制器出與禁止狀態(tài)，此時所有路口的紅綠燈都為紅燈。state=a。 state=a。如果為手動狀態(tài)a_m＝0且h_butt=39。139。139。sign_state=101101100101。 sign_state=101101100101。039。 state=e8．Reset＝0，clk為上升沿觸發(fā)，且hold＝0，如果state為f狀態(tài)時，如果a_m＝1且next_state=39。1則recount=39。閃爍模塊控制交通燈閃爍通過與運算其實現(xiàn)功能主要程序為：elsif clk_flash=39。elsif flash_addr=11 and flash =39。2．reset＝0，clk為上升沿觸發(fā)，如果hold＝1時，t_flash＝dins，即保持不變，輸入等于輸出。1且，flash_addr=11 and flash =39。[8]在本模塊中有五個輸入端，resetr是內部初始化信號，當模塊采集到初始化信號時，置零內部信號，clkr是模塊時鐘信號，其它三個是手動按鍵輸入端，手動轉化控制按鈕a_mr，手動轉換按鈕h_buttonr，緊急情況禁止按鈕holdr。 then －－采集到手動信息if t2=0111 then ――計數(shù)判斷 t2=0000。 時序仿真圖27 消震模塊時序仿真波形時序仿真說明：1．resetr＝1，則 t1,t2,t3清零。通過元件例化語句調用低層次的當前設計實體。8個發(fā)光二極管（輸入高電平時，二極管發(fā)亮）。 （3，4）對LATTICE的 CPLD進行 配置。LED七段數(shù)碼管有共陰極和共陽極兩種接法，本設計電路中采用共陰極數(shù)碼管，即把七段數(shù)碼管內的所有發(fā)光二極管的陰極都接地時，數(shù)碼管才能被點亮。 圖212 外圍電路的連接結 論從開始接到論文題目到系統(tǒng)的實現(xiàn)，再到論文文章的完成，每走一步對我來說都是新的嘗試與挑戰(zhàn)，這也是我在大學期間獨立完成的最大的項目。 通過這次畢業(yè)設計的完成使得我對自己所學的專業(yè)知識又有了更深一步的了解，開拓了個人的視野，在相關的知識和技巧方面也有了提高。.《可編程邏輯器件及其應用[M]》.北京:. [6]architecture art of fpq issignal clk_t1 : std_logic_vector(3 downto 0)。elsif clk_1k39。039。039。 then if clk_t2=00000010 then clk_t2=00000000。 end if。use 。end。event and clk=39。 thent1=din1。dout2=t1(7 downto 4)。if t1=00000101 or t2=00000101 thenlast_f=39。end。 sign_s: in std_logic_vector(11 downto 0)。 load2=00000000。 flash_addr=00。when 101101100101= load1=conv_std_logic_vector(3,8)。end。end。recount=39。sign_state=010101010101。 thenrecount=39。elsif a_m=39。 else recount=39。139。 end if。 sign_state=100101100110。then if next_state=39。 state=c。 state=d。139。039。139。when e= if a_m=39。else recount=39。 then recount=39。end if。 sign_state=100101101001。139。 end if。閃爍電路程序library ieee。end。139。then t=011010011010。else t_flash=dins。use 。t3=0000。hoq,hq,aq: out std_logic)。end if。 else t_flash=dins。139。signal t_flash :std_logic_vector(11 downto 0)。use 。when others= state=a。139。039。139。 state=f。 state=e。 then if next_state=39。 sign_state=101101100101。 end if。139。 else recount=39。elsif a_m=39。 thenrecount=39。039。039。139。 state=a。 then if h_butt=39。state=b。039。elsif clk39。type state_type is(a,b,c,d,e,f)。use 。when others= load1=conv_std_logic_vector(14,8)。 flash_addr=00。event and clk=39。load2: out std_logic_vector(7 downto 0)。use 。else last_f=39。dout4=t2(7 downto 4)。else t1=t11。 thenif hold=39。signal t1,t2 : std_logic_vector(7 downto 0)。use 。end if。139。039。 end if。139。signal clk_s1,clk_s2,clk_f :std_logic?？删幊踢壿嬈骷捌鋺谩?.[9] 潘松.《VHDL實用教程》. 電子科技大學出版社. [10] . 《電子設計自動化》. 附 錄分頻器程序library ieee。致 謝參考文獻[1]ＥＤＡ技術是一種實現(xiàn)電子系統(tǒng)或電子產(chǎn)品自動化設計的技術。此外在設計電路時，在七段數(shù)碼管和點陣顯示器的每一段串聯(lián)510Ω的電阻，以限制流經(jīng)每一段的電流，否則電流太大，容易燒毀發(fā)光二極管。 （7，8）對89S5X進行配置。其中任何一組只能用一個跳線帽接通時鐘信號，結對不能在一組上插兩個或兩個以上的跳線帽接通兩個以上的時鐘。五個電平按鍵（按下鍵，對應輸出指示的紅色二極管亮，表示輸出高電平，再按下鍵，對應輸出指示的紅色二極管滅，表示輸出為低電平）。3．resetr＝0，clk為上升沿觸發(fā)，當a_mr＝1時，t2的值大于等于10時，則清零t2，令aq＝1，否則t2加一，aq＝0不變。139。主要程序如下：。則t=011010100101。139。 then t=011010100101。 then ――閃爍模塊閃爍時鐘if flash_addr=01and flash=39。state=a sign_state=10010