【正文】 039。 or clr=39。 bbb:process(clk, clr)指示模塊工作啟示 begin if clr=39。 or s_begin=39。數(shù)據(jù)有效指示: 0表示數(shù)據(jù)無效，1表示數(shù)據(jù)有效 data_output: out std_logic )。 end if。 end if。139。 else s_data_bit = 0000 。 data_output = s_data_reg(9 downto 1) 。039。 end if。139。 暫存數(shù)據(jù) s_counter_b= s_counter_b+1。 then s_begin=39。 else s_counter_a=X0000。signal s_counter_a : std_logic_vector(15 downto 0)。輸入數(shù)據(jù) baud_rate : in std_logic_vector(15 downto 0)。 else receive_enable = 39。 send_enable = 39。[14] 康華光，電子技術(shù)基礎(chǔ)，高等教育出版社，2002[15] 宋春榮，通用集成電路速查手冊，山東科學(xué)技術(shù)出版社，1995。在這次畢業(yè)設(shè)計中，我的專業(yè)知識水平也取得一定的進步。學(xué)會了利QuarterII軟件進行原理圖的繪制，硬件描述語言VHDL的編寫，程序的仿真等工作。 data_input: in std_logic_vector(7 downto 0)。 judge_enable: in std_logic。 4． 1位停止位輸入控制：當(dāng)前輸入表示串口控制協(xié)議中，停止位的模式選擇，其中“0”表示1位停止位，“1”表示2位停止位。振蕩頻率拉向環(huán)路輸入信號頻率，當(dāng)二者相等時，環(huán)路被鎖定 。 　　RTS DTE請求DCE發(fā)送（Request To Send）。在全雙工系統(tǒng)中，因配置雙向通道，故不需要RTS/CTS聯(lián)絡(luò)信號，使其變高。DB25型連接器的引腳分配與DB25型引腳信號完全不同。例如，目前在IBM PC機上的COMCOM2接口，就是RS232C接口。 RS232概述EIA RS232C 是由美國電子工業(yè)協(xié)會 EIA（Electronic Industry Association）在1969年頒布的一種串行物理接口標準。最后將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標芯片CPLD/FPGA中。CPLD/FPGA系統(tǒng)設(shè)計的工作流程如圖22所示。另一方面，邏輯函數(shù)發(fā)生器F和G還可以作為器件內(nèi)高速RAM或小的可讀寫存儲器使用，它由信號變換電路控制。 FPGA基本結(jié)構(gòu)FPGA具有掩膜可編程門陣列的通用結(jié)構(gòu)，它由邏輯功能塊排成陣列，并由可編程的互連資源連接這些邏輯功能塊來實現(xiàn)不同的設(shè)計?！　∵@一階段的產(chǎn)品主要有PAL（可編程陣列邏輯）和GAL（通用陣列邏輯）。通過具體操作，驗證設(shè)計的穩(wěn)定性與操作的靈活性。 選題背景本節(jié)將從FPGA嵌入式應(yīng)用開發(fā)技術(shù)與數(shù)字鐘技術(shù)發(fā)展的客觀實際出發(fā)，通過對該技術(shù)發(fā)展狀況的了解，以及課題本身的需要，指出研究基于FPGA的芯片系統(tǒng)與設(shè)計——數(shù)字鐘的設(shè)計與實現(xiàn)的必要性。幾乎每臺計算機都有一兩個串行接口，用來與調(diào)制解調(diào)器、實驗室設(shè)備、工控設(shè)備、POS終端等進行數(shù)據(jù)傳輸。本設(shè)計采用的VHDL是一種全方位的硬件描述語言，具有極強的描述能力，能支持系統(tǒng)行為級、寄存器傳輸級和邏輯門級三個不同層次的設(shè)計；支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的混合描述、覆蓋面廣、抽象能力強，因此在實際應(yīng)用中越來越廣泛。因此，本設(shè)計采用可編程邏輯器件實現(xiàn)。目前以硬件描述語言（Verilog 或 VHDL）所完成的電路設(shè)計，可以經(jīng)過簡單的綜合與布局，快速的燒錄至 FPGA 上進行測試，是現(xiàn)代 IC 設(shè)計驗證的技術(shù)主流。這兩種器件兼容了PLD和通用門陣列的優(yōu)點，可實現(xiàn)較大規(guī)模的電路，編程也很靈活。邏輯函數(shù)發(fā)生器H有3個輸入信號；前兩個是函數(shù)發(fā)生器的輸出G’和F’，而另一個輸入信號是來自信號變換電路的輸出H1。IOB輸出端配有兩只MOS管，它們的柵極均可編程，使MOS管導(dǎo)通或截止，分別經(jīng)上拉電阻接通Vcc、地線或者不接通，用以改善輸出波形和負載能力。綜合優(yōu)化是針對ASIC芯片供應(yīng)商的某一產(chǎn)品系列進行的，所以綜合的過程要在相應(yīng)的廠家綜合庫的支持下才能完成。有的軟件3種輸入方法都支持，如ActiveHDL。所以，以RS232C為主來討論。MAX232芯片可完成TTL←→EIA雙向電平轉(zhuǎn)換。 　　這兩個信號有時連到電源上，一上電就立即有效。例如，只有當(dāng)DSR和DTR都處于有效（ON）狀態(tài)時，才能在DTE和DCE之間進行傳送操作。 鎖相環(huán)設(shè)計壓控振蕩器(用來產(chǎn)生信號)，故名思議是根據(jù)輸入的信號的電壓（該電壓是輸入信號與標準信號的誤差）來調(diào)整控制他本身輸出信號的頻率和相位（頻率的變化會導(dǎo)致相位的變化），因為是個環(huán)路，所以然后再與輸入信號比較，直至沒有誤差時，這時壓控振蕩器的輸入為零，那么其輸出就不變了。 4． 1位停止位輸入控制：當(dāng)前輸入表示串口控制協(xié)議中，停止位的模式選擇，其中“0”表示1位停止位，“1”表示2位停止位。end entity mode_sel。 其仿真波形圖，如圖43所示：圖43 接收模塊仿真波形圖 發(fā)送模塊軟件設(shè)計當(dāng)模式判斷為發(fā)送模塊，就先要對發(fā)送來的數(shù)據(jù)進行判斷。 其仿真波形圖，如圖44所示：圖44 發(fā)送模塊仿真波形圖5 研究展望本設(shè)計中雖然有控制鍵對時鐘進行控制，但是用到的按鍵太多，在實際應(yīng)用上存在不足。3. 模塊說明應(yīng)包括實現(xiàn)模塊功能所用的基本算法，模塊入口算法，出口參數(shù)，模塊的數(shù)據(jù)結(jié)構(gòu)及調(diào)用子程序等。[7] 謝自美，電子線路設(shè)計、實驗、測試，華中理工大學(xué)出版社，2003。 receive_enable : out std_logic。039。use 。signal s_end : std_logic。 then s_baud_clk=39。 then s_begin=39。) then s_counter_b =0000。 or clr=39。 elsif s_data_bit =1001 then if s_data_reg(10) = (s_data_reg(1) xor s_data_reg(2) xor s_data_reg(3) xor s_data_reg(4) xor s_data_reg(5) xor s_data_reg(6) xor s_data_reg(7) xor s_data_reg(8) xor s_data_reg(9) )then s_data_valid = 39。139。 if s_data_valid = 39。 elsif clk39。039。 s_check_mode= 39。039。 judge_enable: in std_logic。signal s_check_mode: std_logic。139。 then if data_input = X00 then s_begin=39。139。 end if。 then s_data_reg(7 downto 0)= data_input。event and clk=39。 elsif clk39。signal s_data_bit : std_logic_vector(3 downto 0)。********************************entity send_judge isport( clr: in std_logic。139。 elsif check_bit = 00 then s_check_bit=39。039。039。 end if。 end if。039。 if(s_begin=39。 or clr=39。 or s_end=39。 or judge_enable =39。architecture abc of rec_judge issignal s_baud_clk : std_logic。end a。 。 clk: in std_logic。[5] 高吉祥，電子技術(shù)基礎(chǔ)實驗與課程設(shè)計，電子工業(yè)出版社，2002。2在設(shè)計各個程序模塊時，需要對各個模塊進行劃分。end entity send_judge。end entity rec_judge。 receive_enable : out std_logic。2． 2位數(shù)據(jù)位輸入控制位：當(dāng)前輸入表示串口控制協(xié)議中，數(shù)據(jù)位的寬度，其中“01”表示數(shù)據(jù)位為7位，“10”表示數(shù)據(jù)位為8位，“11”表示數(shù)據(jù)位為9位，“00”表示當(dāng)前設(shè)置無效。 （4）傳輸距離有限，最大傳輸距離標準值為50英尺（實際≤15米）。 　?。?）地線 ： 　　　GND、——保護地和信號地，無方向。常用的只有10根，它們是： 　?。?）聯(lián)絡(luò)控制信號線： 　　數(shù)據(jù)發(fā)送準備好（Data set readyDSR)——有效時（ON）狀態(tài)，表明MODEM處于可以使用的狀態(tài)。實現(xiàn)這種變換的方法可用分立元件，也可用集成電路芯片。串行通信接口標準經(jīng)過使用和發(fā)展，目前已經(jīng)有幾種。一般情況下，這一仿真步驟可略去。通過編程給數(shù)據(jù)選擇器不同的控制信息，確定送至CLB陣列的I1和I2是來自輸入緩沖器，還是來自觸發(fā)器。G有4個輸入變量GGG3和G4；F也有4個輸入變量FFF3和F4。這些早期的PLD器件的一個共同特點是可以實現(xiàn)速度特性較好的邏輯功能，但其過于簡單的結(jié)構(gòu)也使它們只能實現(xiàn)規(guī)模較小的電路。并隨著工藝的進步和技術(shù)的發(fā)展，向更多、更廣泛的應(yīng)用領(lǐng)域擴展。本設(shè)計利用VHDL硬件描述語言結(jié)合可編程邏輯器件進行的，并通過數(shù)碼管動態(tài)顯示計時結(jié)果。支撐信息電子產(chǎn)品高速發(fā)展的基礎(chǔ)就是微電子制造工藝水平的提高和電子產(chǎn)品設(shè)計開發(fā)技術(shù)的發(fā)展。不論是在電力、工控還是電信、金融交通等諸多行業(yè)都有廣泛的應(yīng)用。它與傳統(tǒng)的電子產(chǎn)品在設(shè)計上的顯著區(qū)別師大量使用大規(guī)?？删幊踢壿嬈骷巩a(chǎn)品的性能提高，體積縮小，提高產(chǎn)品的自動化程度和競爭力，縮短研發(fā)周期。FPGA是一類高集成度的可編程邏輯器件，起源于美國的Xillnx公司，該公司于1985年推出了世界上第一塊FPGA芯片。PAL器件是現(xiàn)場可編程的，它的實現(xiàn)工藝有反熔絲技術(shù)、EPROM技術(shù)和E2PROM技術(shù)。這3種可編程電路是：可編程邏輯模塊（CLBConfigurable Logic Block）、輸入/輸出模塊（IOBI/O Block）和互連資源（IR—Interconnect Resource）。IOB提供了器件引腳和內(nèi)部邏輯陣列之間的連接。，這是設(shè)計中最為普遍的輸入方式。CPLD/FPGA軟件設(shè)計可分為兩大塊：編程語言和編程工具。RS232C 總線標準設(shè)有25條信號線，包括一個主通道和一個輔助通道。 　　在TxD和RxD上： 　　邏輯1(MARK)=3V～15V 　　邏輯0(SPACE)=+3～+15V 　　在RTS、CTS、DSR、DTR和DCD等控制線上： 　　信號有效（接通，ON狀態(tài)，正電壓）＝+3V～+15V 　　信號無效（斷開，OFF狀態(tài)，負電壓)=3V～15V 　　以上規(guī)定說明了RS232C標準對邏輯電平的定義。 　　電纜長度：在通信速率低于20kb/s時，RS232C 所直接連接的最大物理距離為15m（50英尺）。當(dāng)本地的MODEM收到由通信鏈路另一端（遠地）的MODEM送來的載波信號時，使RLSD信號有效，通知終端準備接收，并且由MODEM將接收下來的載波信號解調(diào)成數(shù)字兩數(shù)據(jù)后，沿接收數(shù)據(jù)線RxD送到終端。 　　DCD 數(shù)據(jù)載波檢測（Data Carrier Detection），當(dāng)本地DCE設(shè)備（Modem）收到對方的DCE設(shè)備送來的載波信號時，使DCD有效，通知DTE準備接收， 并且由DCE將接收到的載波信號解調(diào)為數(shù)字信號， 經(jīng)RXD線送給DTE。②可以使時鐘倍頻增加，例如從圖中的25MHz變成50MHz③可以使時鐘的相位穩(wěn)定 模式選擇模塊設(shè)計圖32 模式選擇設(shè)計流程模式選擇模塊實現(xiàn)對于按鍵模式輸入進行判斷，對于不同輸入命令，進行解析，得到發(fā)送與接收使能模式輸出，使功能實現(xiàn)時分操作的目的。4 RS232控制器軟件設(shè)計本設(shè)計基于VHDL語言設(shè)計，實現(xiàn)了基于FPGA的硬件邏輯設(shè)計，從設(shè)計方式上，具有高度的靈活性，與可移植性，便于系統(tǒng)二次開發(fā)與項目集成整合，符合未來發(fā)展趨勢。 baud_rate : in std_logic_vector(15 downto 0)。 data_bit : in std_logic_vector(1 downto 0)。在設(shè)計電路中，往往是先仿真后連接實物圖，但有時候仿真和電路連接并不是完全一致的，例如在對具體模塊的仿真的過程中，往往沒有考慮到整體設(shè)計的層面以及與上下模塊接口的設(shè)計。在此我向曾經(jīng)幫助和關(guān)心我的老師和同學(xué)致以誠摯的感謝。[17] Kawasaki Hiroaki,Sakurada Hiroshi,Narushima Shinichi, etal Doublefaced vacuum fluorescent display [