【正文】 本設(shè)計是采用硬件描述語言和FPGA芯片相結(jié)合進行的萬年歷的研究，從中可以看出EDA技術(shù)的發(fā)展在一定程度上實現(xiàn)了硬件設(shè)計的軟件化。 95: BCDOut= 839。 87: BCDOut= 839。 79: BCDOut= 839。 71: BCDOut= 839。 63: BCDOut= 839。 55: BCDOut= 839。 47: BCDOut= 839。 39: BCDOut= 839。 31: BCDOut= 839。 23: BCDOut= 839。 15: BCDOut= 839。 7: BCDOut= 839。 output[7:0] BCDOut。 when 0001 = seg7=01100000。)then segDat=BCDR(3 downto 0) or(blink(0)amp。 segctr=00000100。 segctr=00010000。 blink(2) amp。 segctr=10000000。) then t:=(others=39。039。 else set_reg=39。 else set_reg=39。 end if。 end if。 end if。 else Min=Min+1。039。 Day=000000。039。 when 001100 = d=011111。 when 101100 = d=011101。 when 10 = blink=(1=blink_clk, others=39。 BCDOut : out std_logic_vector(7 downto 0) )。最后將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標芯片CPLD/FPGA中。CPLD/FPGA系統(tǒng)設(shè)計的工作流程如圖22所示。另一方面，邏輯函數(shù)發(fā)生器F和G還可以作為器件內(nèi)高速RAM或小的可讀寫存儲器使用，它由信號變換電路控制?！?FPGA基本結(jié)構(gòu)FPGA具有掩膜可編程門陣列的通用結(jié)構(gòu)，它由邏輯功能塊排成陣列，并由可編程的互連資源連接這些邏輯功能塊來實現(xiàn)不同的設(shè)計。 EDA的特點(1) 高層綜合和優(yōu)化。因此我們需要一個定時系統(tǒng)來提醒這些忙碌的人。而現(xiàn)代電子設(shè)計技術(shù)的核心是EDA技術(shù)。 本設(shè)計采用的VHDL和Verilog HDL是兩種應(yīng)用最為廣泛硬件描述語言。數(shù)字化的鐘表給人們帶來了極大的方便。為了能更好地支持自頂向下的設(shè)計方法，現(xiàn)代的EDA工具能夠在系統(tǒng)進行綜合和優(yōu)化，這樣就縮短了設(shè)計的周期，提高了設(shè)計效率。FPGA一般由3種可編程電路和一個用于存放編程數(shù)據(jù)的靜態(tài)存儲器SRAM組成。(2) 輸入/輸出模塊IOB。設(shè)計輸入原理圖硬件描述語言波形圖設(shè)計處理優(yōu)化、綜合適配、分割布局、布線設(shè)計完成器件編程功能仿真時序仿真器件測試 流程說明：“自頂向下”的設(shè)計方法進行系統(tǒng)劃分。四、萬年歷總體設(shè)計方案 萬年歷原理 ：基準時鐘置數(shù)按鍵控制按鍵顯示動態(tài)顯示譯碼計數(shù)器 設(shè)計原理圖計數(shù)器在正常情況下是對1HZ的頻率計數(shù)，在調(diào)整時間狀況下是對需要調(diào)整的時間模塊進行計數(shù)；控制按鍵用來選擇是正常計數(shù)還是調(diào)整時間并決定調(diào)整時、分、秒；置數(shù)按鍵按下時，表示相應(yīng)的調(diào)整塊要加一，如要對小時調(diào)整時，顯示時間的LED管將閃爍且當置數(shù)按鍵按下時，相應(yīng)的小時顯示要加一。 end ponent。039。 when 110000 = d=011101。 when others = d=011110。)。 clk_t:=(others=39。)。 end if。 end if。 else set_reg=39。 else set_reg=39。039。039。 end if。039。 else segDat=BCDH(7 downto 4) or (blink(2)amp。 blink(2))。 end if。 when 110= if(k=39。blink(0)amp。 when 0010 = seg7=11011010。 reg[7:0] BCDOut。B0000_0111。B0001_0101。B0010_0011。B0011_0001。B0011_1001。B0100_0111。B0101_0101。B0110_0011。B0111_0001。B0111_1001。B1000_0111。B1001_0101。設(shè)計的過程變的相對簡單，容易修改等優(yōu)點，相信隨著電子技術(shù)的發(fā)展，萬年歷的功能會更加多樣化，滿足人們的各種需要。因此，我們選擇了第二套方案，依據(jù)KH310系統(tǒng)的使用手冊，最終順利完成實訓(xùn)。B1001_0100。B1000_0110。B0111_1000。B0111_0000。B0110_0010。B0101_0100。B0100_0110。B0011_1000。B0011_0000。B0010_0010。B0001_0100。B0000_0110。 input[5:0] DataIn。 process(segDat) begin case segDat is when 0000 = seg7=11111100。139。 when 101 = segDat=1010。blink(1))。blink(2) amp。 blink(2))。139。 else set_reg=39。 end if。 end if。 end if。 end if。 else Year=Year+1。 end if。 if (Min=59) then Min=(others=39。 Mon=000000。) then if (blink_t=11000011010011) then blink_t:=(others=39。 when 001011 = d=011110。 when 101000 = d=011101。)。 ponent BCD port(DataIn : in std_logic_vector(5 downto 0)。如果仿真結(jié)果達不到設(shè)計要求，就修改verilog HDL源代碼或選擇不同速度和品質(zhì)的器件，直至滿足設(shè)計要求。高層次設(shè)計只是定義系統(tǒng)的行為特征，可以不涉及實現(xiàn)工藝，因此還可以在廠家綜合庫的支持下，利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針對某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)化變得輕而易舉。F和G的輸入等效于ROM的地址碼，通過查找ROM中的地址表可以得到相應(yīng)的組合邏輯函數(shù)輸出?！癋PGA的邏輯是通過向內(nèi)部靜態(tài)存儲單元加載編程數(shù)據(jù)來實現(xiàn)的，存儲在存儲器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊與I/O間的聯(lián)接方式并最終決定了FPGA所能實現(xiàn)的功能，F(xiàn)PGA允許無限次的編程[2]。EDA工具已經(jīng)成為現(xiàn)代電路設(shè)計師的重要武器，正在發(fā)揮著越來越重要的作用。在這快速發(fā)展的年代，時間對人們來說是越來越寶貴，在快節(jié)奏的生活時，人們往往忘記了時間，一旦遇到重要的事情而忘記了時間，這將會帶來很大的損失。從計算機到手機，從數(shù)字電話到數(shù)字電視，從家用電器到軍用設(shè)備，從工業(yè)自動化到航天技術(shù)，都盡可能的采用了數(shù)字電子技術(shù)。前者具有很強大的功能，覆蓋面廣，描述能力強，支持門級電路的描述，也支持以寄存器、存儲器、總線及其運算單元等構(gòu)成的寄存器傳輸級電路的描述，還支持以行為算法和結(jié)構(gòu)的混合描述為對象的系統(tǒng)級電路的描述。近些年，隨著科技的發(fā)展和社會的進步，人們對數(shù)字鐘的要求也越來越高，傳統(tǒng)的時鐘已不能滿足人們的需求。(2)采用硬件描述語言進行設(shè)計。這3種可編程電路是：可編程邏輯模塊（CLBConfigurable Logic Block）、輸入/輸出模塊（IOBI/O Block）和互連資源（IR—Interconnect Resource）[2]。IOB提供了器件引腳和內(nèi)部邏輯陣列之間的連接。 HDL代碼，這是設(shè)計中最為普遍的輸入方式。動態(tài)顯示模塊是對計數(shù)器的計數(shù)進行譯碼，送到LED顯示。BEGIN process(mode) begin if (clr=39。)。 when 110100 = d=011101。 end case。 blink_clk=not blink_clk。039。 if (Hour=23) then Hour=(others=39。 else Sec=Sec+1。 else set_reg=39。039。039。 end if。 end if