【正文】 ，數(shù)碼管顯示全部為零且計(jì)數(shù)器不工作，經(jīng)分析得知程序中的總的清零信號(hào)保持有效狀態(tài)，改動(dòng)程序后計(jì)數(shù)器開始計(jì)數(shù)。b=clk05s and not（c）。mh[3..0]ml[3..0]hh[3..0]hl[3..0]iclkclksig500sig1kspeakerbaoshiinst24圖 整點(diǎn)報(bào)時(shí)模塊組件：if rising_edge（clk05s） thenif t=119 thent:=0。 when 0101=led=10010010。end if。else flag=39。end process k1。elseos=39。flag : IN STD_LOGIC。139。end process k1。說(shuō)明：當(dāng) flag 為高電平時(shí)，即小時(shí)高位為 2，小時(shí)低位只能在 0 到 3 之間變動(dòng)；當(dāng) flag 為低電平時(shí)，即小時(shí)高位為 1，小時(shí)低位可以在 0 到 9 之間變動(dòng)。２０oaddr : OUT STD_LOGIC_VECTOR（3 downto 0））。：ENTITY addram ISPORT（inkey : IN STD_LOGIC。分頻電路的邏輯框圖如圖 所示。計(jì)時(shí)出現(xiàn)誤差時(shí)，可以用校時(shí)電路校時(shí)、校分。一般來(lái)說(shuō)，不同的設(shè)計(jì)項(xiàng)目最好放在不同的文件夾中，而同一工程的所有文件都必須放在同一文件夾中。5.（可選）使用 Software Builder 為 Excalibur 器件處理器或 Nios 嵌入式處理器建立軟件和編程文件?？梢酝ㄟ^(guò)選擇 Start Compilation 來(lái)運(yùn)行所有的編譯器模塊，也可以通過(guò)選擇 Start 單獨(dú)運(yùn)行各個(gè)模塊。一般情況下，這一仿真步驟可略去。通過(guò)編程給數(shù)據(jù)選擇器不同的控制信息，確定送至CLB陣列的I1和I2 是來(lái)自輸入緩沖器，還是來(lái)自觸發(fā)器。G有4個(gè)輸入變量GG2 、G3 和G4；F也有4個(gè)輸入變量F1 、F2 、 F3和F4。 課題研究的內(nèi)容本設(shè)計(jì)主要研究基于 FPGA 的數(shù)字鐘，要求時(shí)間以 24 小時(shí)為一個(gè)周期，顯示時(shí)、分。２ 選題背景本節(jié)將從 FPGA 嵌入式應(yīng)用開發(fā)技術(shù)與數(shù)字鐘技術(shù)發(fā)展的客觀實(shí)際出發(fā)，通過(guò)對(duì)該技術(shù)發(fā)展?fàn)顩r的了解及課題本身的需要，指出研究基于 FPGA 的芯片系統(tǒng)與設(shè)計(jì)——數(shù)字鐘的設(shè)計(jì)與實(shí)現(xiàn)的必要性。ASIC是專用的系統(tǒng)集成電路，是一種帶有邏輯處理的加速處理器；而FPGA是特殊的ASIC 芯片，與其它的 ASIC芯片相比，它具有設(shè)計(jì)開發(fā)周期短、設(shè)計(jì)制造成本低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢測(cè)等優(yōu)點(diǎn)。因此，本設(shè)計(jì)采用可編程邏輯器件實(shí)現(xiàn)。 [3] FPGA 基本結(jié)構(gòu)FPGA具有掩膜可編程門陣列的通用結(jié)構(gòu)，它由邏輯功能塊排成陣列，并由可編程的互連資源連接這些邏輯功能塊來(lái)實(shí)現(xiàn)不同的設(shè)計(jì)。另外，邏輯函數(shù)發(fā)生器F 和G 還可以作為器件內(nèi)高速RAM或小的可讀寫存儲(chǔ)器使用，它由信號(hào)變換電路控制。CPLD/。最后將適配器產(chǎn)生的器件編程文件通過(guò)編程器或下載電纜載入到目標(biāo)芯片CPLD/FPGA中。Altera 公司的 QuartusII 開發(fā)工具人機(jī)界面友好、易于使用、性能優(yōu)良，并自帶編譯、仿真功能。編譯和仿真檢測(cè)無(wú)誤后，便可將下載信息通過(guò) QuartusII 提供的編程器下載入目標(biāo)器件中了。 Assembler 為設(shè)計(jì)建立編程文件。 [7]１３第三章 數(shù)字鐘總體設(shè)計(jì)方案 數(shù)字鐘的構(gòu)成數(shù)字鐘實(shí)際上是一個(gè)對(duì)標(biāo)準(zhǔn)頻率（1HZ）進(jìn)行計(jì)數(shù)的計(jì)數(shù)電路。靜態(tài)驅(qū)動(dòng)是指每個(gè)數(shù)碼管的每一個(gè)段碼都由一個(gè) I/O 端口進(jìn)行驅(qū)動(dòng)，其優(yōu)點(diǎn)是編程簡(jiǎn)單，顯示亮度高，缺點(diǎn)是占用 I/O 端口多。而按鍵產(chǎn)生抖動(dòng)的時(shí)間大約2ms 到 10ms，所以一旦計(jì)數(shù)完成，抖動(dòng)已經(jīng)過(guò)去，不會(huì)發(fā)生重鍵現(xiàn)象了，這樣１８就去除了抖動(dòng)。end process k1。elsecount=count+1。139。END ml。end process k1。addr_1s=iset_addr。elseos=39。ARCHITECTURE hh_architecture OF hh ISBEGINk1:process（clk_1s,iset ）variable count:integer range 0 to 2:=0。count:=count+1。 ARCHITECTURE behave OF drive IS SIGNAL sel:STD_LOGIC_vector（3 downto 0）。該模塊的仿真波形如圖 所示。039。在設(shè)計(jì)電路中，往往是先仿真后連接實(shí)物圖，但有時(shí)候仿真和電路連接并不是完全一致的，例如在對(duì)具體模塊的仿真的過(guò)程中，往往沒(méi)有考慮到整體設(shè)計(jì)的層面以及與上下模塊接口的設(shè)計(jì)。 主要參考文獻(xiàn)[1] 王紫婷，吳蓉 ，張彩珍，EDA 技術(shù)與應(yīng)用，蘭州大學(xué)出版社， 2022[2] 潘松，黃繼業(yè)，EDA 技術(shù)實(shí)用教程，北京科學(xué)出版社，2022[3] 崔葛，基于 FPGA 的數(shù)字電路系統(tǒng)設(shè)計(jì)，西安電子科技大學(xué)出版社，2022[4] 王開軍，姜宇柏，面向 CPLD/FPGA 的 VHDL 設(shè)計(jì)，機(jī)械工業(yè)出版社， 2022[5] 畢滿清，電子技術(shù)實(shí)驗(yàn)與課程設(shè)計(jì)，機(jī)械工業(yè)出版社，2022[6] 呂思忠，數(shù)子電路實(shí)驗(yàn)與課程設(shè)計(jì)，哈爾濱工業(yè)大學(xué)出版社，2022[7] 謝自美，電子線路設(shè)計(jì)、實(shí)驗(yàn)、測(cè)試，華中理工大學(xué)出版社，2022。學(xué)會(huì)了利用 QuarterII 軟件進(jìn)行原理圖的繪制，硬件描述語(yǔ)言 VHDL 的編寫，程序的仿真等工作。end if。 end process。 led : OUT STD_LOGIC_vector（7 downto 0 ））。elsif count=1 thenflag=39。flag: OUT STD_LOGIC）。count:=0。039。end if。addr_1s : OUT STD_LOGIC_vector（3 downto 0）。ARCHITECTURE sec_architecture OF second IS２２BEGINk1:process（clk_1s）variable count:integer range 0 to 100:=0。elsecount=count+1。end if。圖 消抖邏輯框圖該模塊在這里實(shí)現(xiàn)的比較簡(jiǎn)單，原理是當(dāng)有按鍵按下的時(shí)候，inkey 會(huì)變成低電平，如果此時(shí) count 不為 30 時(shí)，內(nèi)部計(jì)數(shù)器計(jì)數(shù)，從 0 直到 30，當(dāng)計(jì)數(shù)到30 時(shí)，okey 輸出底電平，同時(shí)給計(jì)數(shù)器賦值為 30。 [7]EP1C3T144 引腳圖如圖 所示。１２圖 全編譯后出現(xiàn)報(bào)錯(cuò)信息如果編譯成功，可以見(jiàn)到如圖 所示的工程管理窗口左上角顯示了工程（例如工程 div）的層次結(jié)構(gòu)和其中結(jié)構(gòu)模塊耗用的邏輯宏單元數(shù)；在此欄下是編譯處理流程，包括數(shù)據(jù)網(wǎng)表建立、邏輯綜合、適配、配置文件裝配和時(shí)序分析等；最下欄是編譯處理信息；中欄式編譯報(bào)告項(xiàng)目選擇菜單，單擊其中各項(xiàng)可以詳細(xì)了解編譯與分析結(jié)果。在進(jìn)行編譯后，可對(duì)設(shè)計(jì)進(jìn)行時(shí)序仿真。QuartusII 是 Altera 提供的 FPGA/CPLD 開發(fā)集成環(huán)境，Altera 是世界上最大的可編程邏輯器件供應(yīng)商之一。根據(jù)適配后的仿真模型，可以進(jìn)行適配后時(shí)序仿真，因?yàn)橐呀?jīng)得到器件的實(shí)際硬件特性（如時(shí)延特性），所以仿真結(jié)果能比較精確的預(yù)期未來(lái)芯片的實(shí)際性能。目前這種高層次的設(shè)計(jì)方法已被廣泛采用。CLB中的邏輯函數(shù)發(fā)生器F和G均為查找表結(jié)構(gòu)，其工作原理類似于ROM。使用CPLD/FPGA開發(fā)數(shù)字電路，可以大大縮短設(shè)計(jì)時(shí)間，減少PCB面積，提高系統(tǒng)的可靠性。數(shù)字鐘可以由各種技術(shù)實(shí)現(xiàn)，如單片機(jī)等。前者以微細(xì)加工技術(shù)為代表，而后者的代表就是電子設(shè)計(jì)自動(dòng)化（electronic design automatic, EDA）技術(shù)。它與傳統(tǒng)的電子產(chǎn)品在設(shè)計(jì)上的顯著區(qū)別是大量使用大規(guī)?？删幊踢壿嬈骷?，使產(chǎn)品的性能提高，體積縮小，功耗降低，同時(shí)廣泛運(yùn)用現(xiàn)代計(jì)算機(jī)技術(shù)，提高產(chǎn)品的自動(dòng)化程度和競(jìng)爭(zhēng)力，縮短研發(fā)周期。校對(duì)時(shí)間由 15 矩形鍵盤進(jìn)行控制，為了保證計(jì)時(shí)的穩(wěn)定及準(zhǔn)確須由晶體振蕩器提供時(shí)間基準(zhǔn)信號(hào)。邏輯函數(shù)發(fā)生器H 有3個(gè)輸入信號(hào)；前兩個(gè)是函數(shù)發(fā)生器的輸出G’ 和F’ ，而另一個(gè)輸入信號(hào)是來(lái)自信號(hào)變換電路的輸出H1。IOB輸出端配有兩只MOS管，它們的柵極均可編程，使MOS管導(dǎo)通或截止，分別經(jīng)上拉電阻接通VCC、地線或者不接通，用以改善輸出波形和負(fù)載能力。綜合優(yōu)化是針對(duì)ASIC芯片供應(yīng)商的某一產(chǎn)品系列進(jìn)行的，所以綜合的過(guò)程要在相應(yīng)的廠家綜合庫(kù)的支持可編程開關(guān)矩輸入輸出模塊互連資源CLB CLB CLB CLBCLB CLB BCLB CLB CLBCLB矩CLBCLBCLB塊CLBCLB CLB BCLB CLBCLBCLB CLB CLB７下才能完成。電路原理圖方式描述比較直觀和高效，對(duì)綜合軟件的要求不高。圖 上排所示的是 QuartusII 編譯設(shè)計(jì)主控界面，它顯示了 QuartusII 自動(dòng)設(shè)計(jì)的各主要處理環(huán)節(jié)和設(shè)計(jì)流程