【正文】 基于低功耗的 DSP平臺的軟件方案應(yīng)用于目前一些商用視頻編解碼芯片中，它們一般都有較高的延展性，可以滿足未來多媒體豐富的功能，但是由于資源受限，在達到實時編解碼的時候不得不使用快速算法，因此降低了質(zhì)量。 ? 子字并行性：有的圖像算法對數(shù)據(jù)處理精度要求不高，因此可以在 ALU中并行處理多組數(shù)據(jù)。 Xilinx 目 前是世界上最大的 FPGA供應(yīng)商之一。 布局布線 —— 這一步借助于版圖綜合的自動布局布線工具，在相應(yīng)的工藝版圖庫支持下完成，布局布線通常稱之為后端設(shè)計。 ASIC設(shè)計流程 視頻編 解碼器 ASIC的設(shè)計流程 [20]． 如 圖 11所示，與絕大部分的 ASIC設(shè)計流程基本一致，可分為以下幾個步驟 [21]． ： 行為級描述 行為級優(yōu)化 R TL 級轉(zhuǎn)化 邏輯綜合 邏輯優(yōu)化 門級仿真 測試生成 制版流片 后仿真 參數(shù)提取 布局布線 與具體的實現(xiàn)工藝無關(guān) 通常稱為前段設(shè)計 圖 11視頻編解碼 器 ASIC的設(shè)計流程 浙江大學(xué)碩士學(xué)位論文 11 行為級描述 —— 在完成系統(tǒng)性能分析與功能劃分的基礎(chǔ)上，對于各個電路功能模塊，用HDL語言（ Verilog HDL/VHDL）來進行行為級（ Behavior Level）描述。我國擁有巨大的視頻 技術(shù)應(yīng)用市場已引起國際上視頻編碼芯片廠商的關(guān)注，如果我們掌握視頻芯片的關(guān)鍵技術(shù)，掌握視頻編解碼芯片的核心技術(shù)，對我國高科技產(chǎn)業(yè)乃至經(jīng)濟的發(fā)展有著重要意義。 明顯的進步，它可以在幾乎不降低畫面質(zhì)量的情況下，將傳輸速率降低到 MPEG2（ ）的一半。 MPEG4 的設(shè)計目標是適合于網(wǎng)絡(luò)傳輸，極低碼率應(yīng)用，極佳的音質(zhì)和畫質(zhì)，以及提高多媒體系統(tǒng)的交互性和靈活性。兩大系列的標準之間既有區(qū)別又有著緊密的聯(lián)系，從 MPEG2的制定開始， ISO和 IEC就與 ITUT展開了合作，在 一些 MPEG 標準中， 就是 MPEGx視頻部分的重要組成 [3]． 。本人授權(quán) 大學(xué)可以將本學(xué)位論文的全部或部分內(nèi)容編入有關(guān)數(shù)據(jù)庫進行檢索，可以采用影印、縮印或掃描等復(fù)制手段保存和匯編本學(xué)位論文。隨著高性能視頻編解碼器的開發(fā)需求越來越高，對基于FPGA的高性能視頻開發(fā)與原型驗證系統(tǒng)的需 求也越來越大。隨后的各種視頻標準都采用或擴展了 CIF格式。在任何一種比特率的情況下， 的性能都優(yōu)于 。因此在高分辨率應(yīng)用中，其壓縮效率明顯比現(xiàn)在在數(shù)字電視、光存儲媒體中廣泛應(yīng)用的MPEG2提高一個層次。 ASIC 的特點是面向特定用戶的需要，其品種多、批量少，要求設(shè)計和生長周期短，它作為集成電路技術(shù)與特定用戶的整機或系統(tǒng)技術(shù)緊密結(jié)合的產(chǎn)物，與通用集成電路相比，具有體積小、重量輕、功能強、保密性強、成本低等優(yōu)點。 Logic Optimization） —— 選定工藝庫，確定約束條件，將 RTL級的 HDL代碼映射到具體的工藝加以實現(xiàn)。有時候也可能要回到第二步，從算法實現(xiàn)上加以調(diào)整。為適應(yīng)市場的快節(jié)奏，減少前期的設(shè)計成本、回避設(shè)計風險， FPGA 是一個最好的選擇。 專用視頻解碼器結(jié)構(gòu)與可編程結(jié)構(gòu)相比，其硬件消耗小，處理速度高，但它的可擴展性差。 圖 12是一個混合結(jié)構(gòu)的 MPEG4編碼器的例子： R IS C C ach e D M A M EM IF M otion Est imat or M otion C omp en sat or S h ar e M em ory T ext u r e Block En gine Bit st r eam G en erat or P r ogram D ata Bit st r eam S h ar e R IS C BU S S H A R E BU S D A T A BU S 圖 12混合結(jié)構(gòu) MPEG4編 碼器結(jié)構(gòu) 在這個結(jié)構(gòu)中， RISC 負責系統(tǒng)的宏塊級的流水安排，編碼模式?jīng)Q定，運動矢量編碼等等高層任務(wù)。 3）混合結(jié)構(gòu) [26]． 如前所述，隨著編碼效率的提高和許多新功能的加入，視頻編解碼標準的算法變得越來越復(fù)雜，對運算的需求也越來越大。 1） 可編程結(jié)構(gòu) [17]． 可編程結(jié)構(gòu)是一個通用平臺，提供靈活的各種算法實現(xiàn)可能性，其實質(zhì)是設(shè)計 執(zhí)行指令的硬件核（如 RISC核） [19]． ，通過在其上運行程序?qū)崿F(xiàn)解碼功能。 FPGA設(shè)計軟件的功能非常強大，能自動的對用戶輸入的電路圖，或硬件描述語言程序進行翻譯，然后進行布局布線，利用設(shè)計庫中大量的復(fù)雜宏函數(shù)幫助用戶優(yōu)化設(shè)計。功能測試就是為了檢驗線路的邏輯，時序等是否正確。所以如果設(shè)計中使用到大量觸發(fā)器，那么使用 FPGA 就是一個很好選擇。因此，基于硬件的專用視頻編解碼器有著廣闊的前景 [16]． 。 對于這樣一個新的標準 —— 高級視頻編碼（ AVC）的研究可以一直追溯到 1995年。 MPEG2在 1995 年成為國際標準，其目的是達到高級工業(yè)標準的圖像質(zhì)量以及更高的傳輸率。本文還給出了 MPEG4 編解碼芯片開發(fā)系統(tǒng)、高 性能視頻開發(fā)驗證平臺和 SMIC m 單元庫三者在統(tǒng)一的約束條件下綜合后的比較結(jié)果。 1 碩 士 學(xué) 位 論 文 論文題目 高性能視頻開發(fā)驗證平臺系統(tǒng)的設(shè)計 __ 浙江大學(xué)碩士學(xué)位論文 High Performance Video Development and Verification Platform Written by QingXiao Jiang Directed by Prof. Yu Lu Department of Information Science and Electronic Engineering Zhejiang University Hangzhou, 310027 February 2020 Submitted in conformity with the requirements for the degree of master in Zhejiang University 1 學(xué)位論文原創(chuàng)性聲明 本人鄭重聲明：所呈交的論文是本人在導(dǎo)師的指導(dǎo)下獨立進行研究所取得的研究成果。并介紹了對模塊進行了純軟件環(huán)境和實現(xiàn)后驗證的方法，以確保模塊內(nèi)部邏輯和在平臺環(huán)境中工作的正確性。該專家組于 1993年 11月與 ISO的 MPEG專家組聯(lián)合提 出了 ，這一草案最終發(fā)展成為 標準，也就是 MPEG2 標準的視頻部分。所謂更高的性能包括更高的壓縮比，保持高清晰的畫質(zhì)以及低比特率視頻流的應(yīng)用。另一方面，高端特定功能的帶有多媒體擴展指令集的微處理器雖然能夠提供非常高性能的運算能力，但是無法做到低成本與低功耗，無法滿足多媒體市場的廣泛需求。但 FPGA的制造工藝決定了 FPGA芯片中包含的 LUT 和觸發(fā)器的數(shù)量非常多，而且如果用芯片價格除以邏輯單元數(shù)量， FPGA 的平均邏輯單元成本大 大低于 PLD。 測試生成 —— 測試分為功能測試（ Function Test）與制造測試（ Manufacture Test）兩部分。不同的 FPGA 產(chǎn)品的邏輯單元結(jié) 構(gòu)有非常大的不同。以下對它們分別進行介紹。專用圖像處理器結(jié)構(gòu)的 SoC也有廣泛的發(fā)展前景。其他硬件模塊并行處理專用結(jié)構(gòu)算法從而提高了編解碼效率。采用專用芯片的視頻系統(tǒng)的優(yōu)點是速度快，一旦專用芯片設(shè)計成功，其生產(chǎn)成本相對較低，而且實現(xiàn)容易，控制簡單，適合大規(guī)模生產(chǎn)。它將原來 ASIC 設(shè)計修改周期從至少兩個月，減少到幾分鐘到幾小時之間，尤其適合產(chǎn)品的前期開發(fā)和中小批量產(chǎn)品的應(yīng)用；并且 FPGA 設(shè)計成功后，可非常方便地向ASIC轉(zhuǎn)化。 制版流片 —— 在利用 EDA工具完成設(shè)計后，交付半導(dǎo)體廠商進行投片生產(chǎn)。在進行邏輯綜合與優(yōu)化之前必須得到包含相應(yīng)工藝參數(shù)的邏輯綜合庫的支持。目前 ASIC 設(shè)計主要有 CPLD(復(fù)雜可編程邏器件 )和 FPGA (現(xiàn)場可編程邏輯陣列 )兩種方式。在壓縮效率相當?shù)那疤嵯?，又較 MPEG4 AVC/ main profile的實現(xiàn)復(fù)雜度大為降低 [9]． 。而在相同的視覺效果下， 又有比較高的壓縮比。 的混合編碼方案 (DPCM+DCT),獲得了很好的圖像壓縮效果 . MPEG1于 1993年成為國際標準，它是對 圖像及其伴音的壓縮編碼標準，適用于 CDROM、 VCD 等。 本文提出了基于 FPGA 的高性能視頻開發(fā)驗證平臺的設(shè)計，這一設(shè)計是在原有的MPEG4 編解碼芯片開發(fā)系統(tǒng)的基礎(chǔ)上進行開發(fā)和設(shè)計的，可以滿足高性能視頻編解碼器開發(fā)的需求。 作者簽名： 日期： 年 月 日 學(xué)位論文版權(quán)使用授權(quán)書 本學(xué)位論文作者完全了解學(xué)校有關(guān)保留、使用學(xué)位論文的規(guī)定，同意學(xué)校保留并向國家有關(guān)部門或機構(gòu)送交論文的復(fù)印件和電子版，允許論文被查閱和借閱。上個世紀 80年代以來， ISO/IEC和 ITUT分別制定了 MPEGx、 兩大系列視頻編碼國際標準，這些視頻編碼標準追求的共同目標是在盡可能低的碼率下獲得盡可能好的圖像質(zhì)量 [1]． 。 MPEG4并非是針對某一種視頻信號的壓縮標準，而是面向眾多的應(yīng)用。適應(yīng)不同速率應(yīng)用的問題 和同時開會的需求在 。最后是視頻壓縮標準的制定提供了統(tǒng)一的通信平臺，導(dǎo)致了大量的應(yīng)用和市場的出現(xiàn)（視頻編碼芯片的設(shè)計方法）。此外，由于工藝技術(shù)的進步，需要采用更先進的工藝時，也可利用原來所書寫的 HDL代碼。在 ASIC設(shè)計過程中必須兼顧功能測試與制造測試。 FPGA的低端產(chǎn)品在工藝和結(jié)構(gòu)上創(chuàng)新，性能的提高和價格的降低都是令人驚嘆的。在可編程結(jié)構(gòu)中，需要增強處理器的某些功能來適應(yīng)面向視頻圖像處理的特殊算法。而其他一些任務(wù)，比如 DCT/IDCT, Q/IQ, 和運動補償，因為也有許多規(guī)則運算，因此也可以使用專用結(jié)構(gòu)，而可編程結(jié)構(gòu)更適合系統(tǒng)中需求較少但是高層次 的任務(wù)，比如系統(tǒng)控制等等。一些視頻芯片使用了專用的硬件結(jié)構(gòu)來獲得低功耗和較小的成本，它的缺點是缺少對未來延展的潛力和開發(fā)成本較高，因此，也有一些編解碼芯片接收了兩者的優(yōu)點，產(chǎn)生了混合了軟硬件的結(jié)構(gòu) [18]． ，這種結(jié)構(gòu)在性能和 延展性上取得了某種平衡。 ? 超長指令字：在一條指令中實現(xiàn)多個操作，由譯碼器實現(xiàn)指令的調(diào)度、執(zhí)行。 Xilinx 的 VirtexIV是其標志性的高端產(chǎn)品系列，它使用了 90nm 的制造工藝，使得在創(chuàng)造了高性能與高密度的同時，功耗卻減半， 全片高達 500 MHz 的運行浙江大學(xué)碩士學(xué)位論文 12 頻率， I/O 接口方面也由于使用了新技術(shù)，可以支持 500MHZ 以上的數(shù)據(jù)傳輸速率。 參數(shù)提取 —— 在前面完成邏輯綜合所產(chǎn)生的門級網(wǎng)表文件中，已經(jīng)包含了門級單元本身的工藝參數(shù)，完成版圖綜合后，由于布局布線都已確定，可以從版圖進一步提取出連線電阻，連線電容等分布參數(shù)。 行為級優(yōu)化與 RTL 級轉(zhuǎn)化 —— 進行行為級算法優(yōu)化與功能仿真，同時完成向寄存器傳輸級（ RTL： Register Transport Level）描述的轉(zhuǎn)化。 浙江大學(xué)碩士學(xué)位論文 10 視頻編解碼芯片開發(fā)方法 視頻編解碼芯片的設(shè)計研究涉及到超大規(guī)模集成電路 (Very Large Scale Integration, VLSI)設(shè)計和現(xiàn)場可編程門陣列 (Field Programmable Gate Array, FPGA)設(shè)計兩個方面的技術(shù)。制定 ，以及能夠更好的適應(yīng)網(wǎng)絡(luò) [10]． 。 MPEG4 的壓縮率平均可達 50:1，最高可超過 100:1。比如 MPEG2的視頻部分就是 ，而 MPEG4的第 10部分是 。 涉密論文按學(xué)校規(guī)定處理。 FPGA原型驗證開發(fā)系統(tǒng)由于其相對于 ASIC 有著前期設(shè)計成本低，回避設(shè)計風險，便于功能驗證等特點，在視頻編解碼系統(tǒng)開發(fā)中有著極大的應(yīng)用空間。 的圖像格式，無論是哪一種制式的視頻信號進入編解碼器后都被轉(zhuǎn)換成公共中間格式 (CIF)，該圖像對亮度信號而言，每幅圖像掃描 288行，每行有 352個像素點，色度信號每幀為 144 行 176 個像素，每秒 30幀，掃描方式為逐行掃描。 標準 目前已經(jīng)超過 ，在視頻會議的編解碼領(lǐng)域中占主導(dǎo)和支配地位。 AVS 標準的主要特點是應(yīng)用目標明確，技術(shù)有針對性。 專用集成電路 (Application Specific Integrated Circuit, ASIC)是指面向特定用戶要求和特定電子系統(tǒng)的需要而設(shè)計制造的集成電路。 邏輯綜合與邏輯優(yōu)化 （ Logic Synthesis amp。如果不能滿足，通常需要回到第三步重新確定約束條件，進行優(yōu)化。 隨著半導(dǎo)體工藝技術(shù)的發(fā)展，由 m到 m ASIC的系統(tǒng)速度 也從 120MHz提升到 300MHz，但 ASIC 的設(shè)計成本和技術(shù)風險愈來愈高，并且從設(shè)計方案到 ASIC 產(chǎn)品商業(yè)應(yīng)用的周期也 更 長。 2）專用結(jié)構(gòu) [25]． 專用視頻解碼器結(jié)構(gòu)不具備可編程性，它是針對某個算法或某一類算法而設(shè) 計和優(yōu)化的浙江大學(xué)碩士學(xué)位論文 13 硬件電路，每個處理單元可以最大程度的與算法特點相匹配，視頻解碼的各種任務(wù)映射到不同硬件處理單元上，針對特定的算法進行系統(tǒng)結(jié)構(gòu)和子模塊優(yōu)化，可以最大程度