【正文】 另外，在 Altera提供的 Nios II IDE里面，可以輕松實(shí)現(xiàn) C語(yǔ)言到 HDL語(yǔ)言的轉(zhuǎn)換，在硬件上實(shí)現(xiàn)程序的功能，據(jù)測(cè)試，硬件加速可以提高 50倍的運(yùn)算速度。與原有同系列的 AD574A/674A 相比， AD1674 的內(nèi)部結(jié)構(gòu)更加緊湊，集成度更高，工作性能（尤其是高低溫穩(wěn)定性）也更好，而且可以使設(shè)計(jì)板面積大大減小，因而可降低成本并提高系統(tǒng)的可靠性。間接轉(zhuǎn)換器型速度慢，如雙積分型 A\D 轉(zhuǎn)換器。同時(shí)通過峰值保持電路記錄一個(gè) FFT 運(yùn)算周期內(nèi)的信號(hào)峰值，通過與設(shè)定的參考電壓進(jìn)行比較以確定信號(hào)的峰峰值范圍，以作為下一次采樣時(shí)放大通道的選擇參考；控制器通過模擬開關(guān)來選擇不同的放大通道。但對(duì)單個(gè)頻點(diǎn)處的功率測(cè)量無能為力。從而使運(yùn)算結(jié)果誤差增大。 5V，即峰峰值 10V。 2 FFT 計(jì)算方式選擇 方案一：使用 VHDL 硬件實(shí)現(xiàn)。 方案選擇 1 整體方案選擇 音頻分析儀可分為模擬式與數(shù)字式兩大類。 ，如：語(yǔ)音增強(qiáng)中對(duì)含噪語(yǔ)音進(jìn)行背景噪聲抑制，以獲得相對(duì)干凈的語(yǔ)音；在語(yǔ)音合成中需要對(duì)分段語(yǔ)音進(jìn)行拼接平滑，獲得主觀音質(zhì)較好的合成語(yǔ)音。 通信技術(shù)畢業(yè)論文 11 傅里葉變換 傅里葉指出，一個(gè)任意的周期函數(shù) x(t)都可以分解為無窮多個(gè)不同頻率正弦信號(hào)的和，這即是傅里葉級(jí)數(shù)。 15.Project→ Build Project，得到編譯報(bào)告 . DE2 板上，運(yùn)行，數(shù)碼管不停地閃啊閃。 seg7_avalon。它還具有片上調(diào)試功能，便于系統(tǒng)的設(shè)計(jì)和調(diào)試。設(shè)計(jì)者能夠用 Altera Quartus II 開發(fā)軟件中的 SOPC Builder 系統(tǒng)開發(fā)工具很容易地創(chuàng)建專用的處理器系統(tǒng)，并能夠根據(jù)系統(tǒng)的需求添加 Nios II 處理器核的數(shù)量。專用指令是用戶增加的硬件模塊，它增加了算術(shù)邏輯單元（ ALU）。 Quartus II 支持 Altera 的 IP核，包含了 LPM/MegaFunction 宏功能模塊庫(kù)，使用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。 9． 芯片編程與調(diào)試 設(shè)計(jì)的最后一步就是芯片編程與調(diào)試。布線結(jié)束后，軟件工具會(huì)自動(dòng)生成報(bào)告，提供有關(guān)設(shè)計(jì)中各部分資源的使用情況。在仿真時(shí)，把綜合生成的標(biāo)準(zhǔn)延時(shí)文件反標(biāo)注到綜合仿真模型中去，可估計(jì)門延時(shí)帶來的影響。 4． 綜合 所謂綜合就是將較高級(jí)抽象層次的描述轉(zhuǎn)化成較低層次的描述。普通 HDL有 ABEL、 CUR 等，支持邏輯方程、真值表和狀態(tài)機(jī)等表達(dá)方式，主要用于簡(jiǎn)單的小型設(shè)計(jì)。系統(tǒng)工程師根據(jù)任務(wù)要求，如系統(tǒng)的指標(biāo)和復(fù)雜度，對(duì)工作速度和芯片本身的各種資源、成本等方面進(jìn)行權(quán)衡，選擇合理的設(shè)計(jì)方案和合適的器件類型。因此， FPGA 的使用非常靈活。使用 FPGA 來開發(fā)數(shù)字電路，可以大大縮短設(shè)計(jì)時(shí)間，減少 PCB 面積，提高系統(tǒng)的可靠性。 FPGA 采用了邏輯單元陣列 LCA（ Logic CellArray）這樣一個(gè) 新概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input OutputBlock）和內(nèi)部連線（ Interconnect）三個(gè)部分。因此，完全可以將一個(gè)復(fù)雜的數(shù)字系統(tǒng)集成到一片 FPGA（即 SoPC）中，從而使得所設(shè)計(jì)的電路通信技術(shù)畢業(yè)論文 4 系統(tǒng)在其規(guī)模、可靠性、體積、功耗、性能指標(biāo)、上市周期、開發(fā)成本、產(chǎn)品維護(hù)及硬件升級(jí)等多方面實(shí)現(xiàn)最優(yōu)化，為 SoC 的實(shí)現(xiàn)提供了一種簡(jiǎn)單易行而成本低廉的手段。由此可見， SoC 是以 IP 模塊為基礎(chǔ)的設(shè)計(jì)技術(shù)， IP 是 SoC 應(yīng)用的基礎(chǔ)。用戶只須根據(jù)需要選擇并改進(jìn)各部分模塊和嵌入結(jié)構(gòu)，就能實(shí)現(xiàn)充分優(yōu)化的固件特性，而不必花時(shí)間熟悉定制電路的開發(fā)技術(shù)。其次，電路設(shè)計(jì)的最終結(jié)果與 IP功能模塊和固件特性有關(guān)，而與 PCB 板上電路分塊的方式和連線技術(shù)基本無關(guān)。這種設(shè)計(jì)的結(jié)果是一個(gè)以功能集成電路為基礎(chǔ)，器件分布式的應(yīng)用電子系統(tǒng)結(jié)構(gòu)。 1994 年 Motorola 發(fā)布的 FlexCore 系統(tǒng) (用來制作基于 68000 和 PowerPC 的定制微處理器 )和 1995 年 LSILogic公司為 Sony 公司設(shè)計(jì)的 SoC,可能是基于 IP( IntellectualProperty)核完成 SoC 設(shè)計(jì)的最早報(bào)導(dǎo)。 SoC 將系統(tǒng)的主要功能綜合到一塊芯片中，本質(zhì)上是在做一種復(fù)雜的IC 設(shè)計(jì)。 關(guān)鍵詞： FPGA； IP 核； FFT； IIR； Abstract This system is based on IP core(Nios) softcore processors embedded in the FPGA of Altera Cyclone II family. Instead of using DSP or microcontroller, we use Nios II to perform a lowcost FFTbased analysis of the audio we caculated the power of the whole signal,the power of each frequence point that ponented the the way,we anlysised its periodicity and also embedded an 8order Chebyshev II IIR digital lowpass filter to replace the traditional analog Active Filter to perform an excellent audio filter. With 12bit A / D converter chip AD1674, and the frontend automatic gain amplifier, this system’s singlefrequency power and total power measurement error is below 1% in 50mV to 5V measurement range. Keyword: FPGA； IP core。配合 12 位 A/D 轉(zhuǎn)換芯片 AD1674，和前端自動(dòng)增益放大電路，使在 50mV 到 5V 的測(cè)量范圍下，單一頻率功率及總功率測(cè)量誤差均控制在 1%以內(nèi)。國(guó)內(nèi)外學(xué)術(shù)界一般傾向?qū)?SoC定義為將微處理器、模擬 IP核、數(shù)字 IP核和存儲(chǔ)器 (或片外存儲(chǔ)控制接口 )集成在單一芯片上 ,它通常是客戶定制的 ,或是面向特定用途的標(biāo)準(zhǔn)產(chǎn)品。 SoC (System on Chip)設(shè)計(jì)技術(shù)始于 20 世紀(jì) 90 年代中期 ,隨著半導(dǎo)體工藝技術(shù)的發(fā)展 ,IC 設(shè)計(jì)者能夠?qū)⒂鷣碛鷱?fù)雜的功能集成到單硅片上 , SoC 正是在集成電路 ( IC)向集成系統(tǒng) ( IS)轉(zhuǎn)變的大方向下產(chǎn)生的。 SoC與應(yīng)用概念 SoC 的核心技術(shù) 在傳統(tǒng)的應(yīng)用 電子系統(tǒng)設(shè)計(jì) 中，須要根據(jù)設(shè)計(jì)要求的功能模塊對(duì)整個(gè)系統(tǒng)進(jìn)行綜合 ，即 根據(jù)設(shè)計(jì)要求的功能，尋找相應(yīng)的集成電路，再根據(jù)設(shè)計(jì)要求的技術(shù)指標(biāo)設(shè)計(jì)所選電路的連 接形式和參數(shù)。首先，功能的實(shí)現(xiàn)不再針對(duì)功能電路進(jìn)行綜合，而是針對(duì)系統(tǒng)整體固件實(shí)現(xiàn)進(jìn)行電路綜合，也就是利用 IP技術(shù)對(duì)系統(tǒng)整體進(jìn)行電路結(jié)合。 對(duì)于 SoC來說，從 SoC 的核心技術(shù)可以看出，使用 SoC 技術(shù)設(shè)計(jì)應(yīng)用電子系統(tǒng)的基本設(shè)計(jì)思想就是實(shí)現(xiàn)全系統(tǒng)的固件集成。 SoC 技術(shù)使應(yīng)用電子系統(tǒng)設(shè)計(jì)工程師變成了一個(gè)面向應(yīng)用的電子器件設(shè)計(jì)工程師西叉歐。 目前，大規(guī)?？删幊唐骷?FPGA 的單片集成度，已經(jīng)由原來的數(shù)萬門發(fā)展到數(shù)十 萬門甚至數(shù)百萬門，芯片的 I/O口也由原來的數(shù)十個(gè)發(fā)展到上千個(gè)，有的制造商還推出了含有硬核嵌入式系統(tǒng)的 IP。 對(duì)音頻信號(hào)和數(shù)字信號(hào)處理的方法進(jìn)一步鞏固 2 FPGA 開發(fā)技術(shù)概述 FPGA 技術(shù)特點(diǎn) FPGA 是英文 Field Programmable GateArray（現(xiàn)場(chǎng)可編程門陣列）的縮寫，它是在 PAL、 GAL、 PLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物，是專用集成電路（ ASIC）中集成度最高的一種。在 PCB 完成以后，還可以利用 FPGA 的在線修改能力，隨時(shí)修改設(shè)計(jì)而不必改動(dòng)硬件電路。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。 圖 1 FPGA 開發(fā)的一般流程 通信技術(shù)畢業(yè)論文 6 1． 電路功能設(shè)計(jì) 在系統(tǒng)設(shè)計(jì)之前，首先要進(jìn)行的是方案論證、系統(tǒng)設(shè)計(jì)和 FPGA 芯片選擇等準(zhǔn)備工作。目前，在實(shí)際開發(fā)中應(yīng)用最廣的就是 HDL 語(yǔ)言輸入法，利用文本描述設(shè)計(jì)，可以分為普通 HDL 和行為 HDL。雖然功能仿真不是 FPGA 開發(fā)過程中的必需步驟，但卻是系統(tǒng)設(shè)計(jì)中最關(guān)鍵的一步。 通信技術(shù)畢業(yè)論文 7 5． 綜合后仿真 綜合后仿真檢查綜合結(jié)果是否和原設(shè)計(jì)一致。目前， FPGA 的結(jié)構(gòu)非常復(fù)雜，特別是在有時(shí)序約束條件時(shí)，需要利用時(shí)序驅(qū)動(dòng)的引擎進(jìn)行布局布線。 8． 板級(jí)仿真與驗(yàn)證 板級(jí)仿真主要應(yīng)用于高速電路設(shè)計(jì)中，對(duì)高速系統(tǒng)的信號(hào)完整性、電磁干擾等特征進(jìn)行分析，一般都以第三方工具進(jìn)行仿真和驗(yàn)證。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。 特別是， Nios II 系列支持使用專用指令。 通信技術(shù)畢業(yè)論文 9 Nios II 處理器具有完善的軟件開發(fā)套件，包括編譯器、集成開發(fā)環(huán)境（ IDE）、JTAG 調(diào)試器、實(shí)時(shí)操作系統(tǒng)（ RTOS）和 TCP/IP 協(xié)議棧。 Altera 公司推出的 Nios 嵌入式處理器軟核，通過軟件編程的方法可靈活地實(shí)現(xiàn)嵌入式處理器的功能，并且針對(duì) FPGA 進(jìn)行性能優(yōu)化，可大大提高系統(tǒng)性能。 5. 加入 OnChip Memory，類型選 RAM，位寬默認(rèn) 32 bits， Total Memory選 48Kbytes，等會(huì)兒軟件要占用四十多 K 空間。 SEG7_BASE 的宏定義在 中，實(shí)際上就是在 SOPC Builder 中的 seg7_avalon 的基地址 0x00010800。而使數(shù)字信號(hào)處理從理論走向?qū)嵱玫氖?快速傅立葉變換 (FFT)， FFT 的出現(xiàn)大大減少了 DFT的運(yùn)算量，使實(shí)時(shí)的數(shù)字信號(hào)處理成為可能、極大促進(jìn)了該學(xué)科的發(fā)展。如：語(yǔ)音編碼中需要判斷語(yǔ)音的清濁音特征并提取濁音的基因周期；語(yǔ)音識(shí)別中需要提取符合人耳聽覺特性的到普參數(shù)等。配合 12 位 A/D 轉(zhuǎn)換芯片 AD1674，和前端自動(dòng)增益放大電路，使在 50mV 到 5V 的測(cè)量范圍下，單一頻率功率及總功率測(cè)量誤差均控制在 1%以內(nèi)。 所以我們選用方案二作為本音頻分析儀的實(shí)現(xiàn)方式。 4 信號(hào)調(diào)理方案 AD1674 信號(hào)輸入滿偏電壓在雙極性時(shí)為177。傳統(tǒng)模擬方式或有源濾波芯片難以實(shí)現(xiàn)很好的頻帶外衰減。 方案一：通過測(cè)真有效值的方式實(shí)現(xiàn)，應(yīng)用普通的真有效值檢測(cè)芯片可以方便的測(cè)出信號(hào)在一定時(shí)間段內(nèi)的總功率。 放大電路同時(shí)設(shè)置了 1， 2, 20， 200， 4 個(gè)放大通道，分別對(duì) 10Vpp、5Vpp、 500mVpp、 50mVpp 信號(hào)進(jìn)行不同放大，這樣將可測(cè)量信號(hào)的動(dòng)態(tài)范圍擴(kuò)展到了 10mV；電路圖見圖 21。直接轉(zhuǎn)換型速度快，如并聯(lián)比較器 A\D 轉(zhuǎn)換器。該芯片內(nèi)部 自帶采樣保持器（ SHA）、 10伏基準(zhǔn)電壓源、時(shí)鐘源以及可和微處理器總線直接接口的暫存 /三態(tài)輸出緩沖器。將處理器實(shí)現(xiàn)為 HDL的 IP核，開發(fā)者能夠完全定制 CPU和外設(shè)，獲得恰好滿足需求的處理器。 配置步驟 （ 1） 新建一個(gè) Quartus II工程， ToolsSopc Builder，進(jìn)入到軟核開發(fā)環(huán)境。 （ 9） 最后加入各種 PIO。 進(jìn)行 FFT 的點(diǎn)數(shù)按 計(jì)算。其相頻響應(yīng)及群延遲特性都比較好。這是周期信號(hào)頻譜的最基本特點(diǎn)。 double img。 void add(plex a,plex b,plex *c)。 fft()。i++) { l=( 1i )。up)。i++) { W[i].real=cos(2*PI/size_x*i)。 t=(unsigned) (log(size_x)/log(2))。 } } } void output() { int i。 } } void add(plex a,plex b,plex *c) { creal=+。 信號(hào)功率測(cè)量結(jié)果 單位： W 信號(hào)總功 率 最大功率 次大功率 各頻率點(diǎn)功率和 各頻率功率和與 總功率誤差 理論值 0 本系統(tǒng)測(cè)得 % 信號(hào)功率及各頻率分量功率測(cè)量結(jié)果 單位： W 頻率 (Hz) 信號(hào)總功率 最大功率 次大功率 各頻點(diǎn)功率 和 誤差 1 f1=10K,f2=9K % 2 f1=1K,f2=3K % 3 f1=110,f2=100 % 4 f1=30,f2=20 % 綜合各項(xiàng)測(cè)試結(jié)果得總功率相對(duì)誤差小于 1%，各頻率功率誤差小于 2