【正文】 D=00000001。 rw=39。 elsif p=1 then if q=25 then q=00011。 BEGIN PROCESS (clk) BEGIN IF (clk39。 b0,b1,b2,b3,b4,b5,b6,b7,b8,b9,ba,bb,bc,bd,be,bf,bg,bh,bi,bj : IN STD_LOGIC_vector(7downto0)。使用 VHDL 語言、 Quartus 軟件，實(shí)現(xiàn)了軟件的設(shè)計(jì)制作。 系統(tǒng)程序 仿真 如下圖所示為系統(tǒng)的時(shí)序仿真圖，其中當(dāng) start=’ 1’ 時(shí)進(jìn)行計(jì)費(fèi)， fin 為公里脈沖， stop 為等待信號(hào)。 統(tǒng)計(jì) 模塊 圖 統(tǒng)計(jì)模塊 長沙學(xué)院畢業(yè)設(shè)計(jì) (論文 ) 19 為讓司機(jī)更好的了解一天的營運(yùn)額狀況，所以做了一個(gè)統(tǒng)計(jì)模塊，用來統(tǒng)計(jì)所接乘客總數(shù)和營運(yùn)額總數(shù)。 up 和 down 為加減鍵， clk 為加減的快慢頻率， ds 為起步費(fèi)輸出端給自動(dòng) 計(jì)費(fèi)模塊，它的初始值設(shè)為 +%=13 元，每次可以加減 元進(jìn)行設(shè)定，最大值為 元。所以預(yù)設(shè)值為 5分鐘。 （ 5） ZDJS：按鍵自動(dòng)加速模塊，按鍵自動(dòng)加速模塊是一個(gè)非常人性化的功能設(shè)定，通過自動(dòng)加速模塊可 以讓加減一開始變化的慢，過了長按 4秒后自動(dòng)變快，一方面使得快速調(diào)到某個(gè)數(shù)值，另一方面又可以精確定位到某個(gè)數(shù)值。密碼輸入正確后 passout 會(huì)變?yōu)? 1 送到 set 模塊和 chelun 模塊，否則為 0，禁止設(shè)定。計(jì)時(shí)端則有兩位數(shù)字的 BCD 碼輸出，最大計(jì)時(shí) 99 分鐘。輸出端 js60 送到顯示部分計(jì)數(shù)，每 1 分鐘一個(gè)上升沿， js 端送到計(jì)程計(jì)時(shí)選通模塊，默認(rèn)為每 5分鐘計(jì)為 1km 送出一個(gè)高電平 。速度還是按 照原來的 200 等分，即從 0km/h 到 200km/h 進(jìn)行調(diào)速，每次步進(jìn) 1km/h。 （ 6）寫數(shù)據(jù) 表 寫 數(shù)據(jù) RS R/W DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 0 0 0 0 0 0 1 D C B RS R/W DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 0 0 0 0 0 0 0 1 1/D S RS R/W DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 0 0 1 A6 A5 A4 A3 A2 A1 A0 RS R/W DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 1 0 數(shù) 據(jù) 長沙學(xué)院畢業(yè)設(shè)計(jì) (論文 ) 12 功能：根據(jù)最近設(shè)置的地址性質(zhì)，數(shù)據(jù)寫人 DDRAM 或 CGRAM 內(nèi)。 （ 2）清屏 表 清屏 RS R/W DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 0 0 0 0 1 DL N F * * RS R/W DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 0 0 0 0 0 0 0 0 0 1 長沙學(xué)院畢業(yè)設(shè)計(jì) (論文 ) 11 功能：清 DDRAM 和 AC 值。 LCM 由字符型液晶顯示屏（ LCD）、控制驅(qū)動(dòng)電路 HD44780 及其擴(kuò)展驅(qū)動(dòng)電路 HD44100 等組成，具有若干個(gè) 5x7 或 5x10 點(diǎn)陣組成的字符集，可顯示 192 種字符，還具有 64 個(gè)字節(jié)的自定義字符 RAM。 總體框架設(shè)計(jì) 系統(tǒng)流程介紹：系統(tǒng)主要由電動(dòng)機(jī)驅(qū)動(dòng)模塊、 LCD 顯示模塊、計(jì)費(fèi)標(biāo)準(zhǔn)設(shè)定模塊、 自動(dòng)計(jì)費(fèi)模塊、統(tǒng)計(jì)模塊等組成。目前市場上使用的出租車計(jì)費(fèi)器主要采用的都是利用 MCU 如 89C51 單片機(jī)實(shí)現(xiàn)的計(jì)費(fèi)器設(shè)計(jì)，顯示方式上主要采用的是固定顯示內(nèi)容的 LED顯示。 開發(fā)軟件 QuartusII 簡介 Quartus II 是 Altera 公司推出的 CPLD/F[GA 開發(fā)工具， Quartus II 提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性 。 1993 年， IEEE 對 VHDL 進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展 VHDL 的內(nèi)容，公布了新版本的 VHDL，即 IEEE 標(biāo)準(zhǔn)的 10761993 版本，（簡稱 93 版）。當(dāng)需要修改 FPGA 功能時(shí)，只需換一片 EPROM 即可。 （ 5） FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 EDA 市場日趨成熟，但我國的研發(fā)水平 還 很有限，需迎頭趕上。但各國也正在努力開發(fā)相應(yīng)的工具。 70 年代為計(jì)算機(jī)輔助設(shè)計(jì) (CAD)階段，人們開始用計(jì)算機(jī)輔助進(jìn)行 IC 版圖編輯、 PCB 布局布線，取代了手工操作。在方案的選擇上，對比了各個(gè)方案的優(yōu)缺點(diǎn)，并對現(xiàn)有的計(jì)費(fèi)系統(tǒng)進(jìn)行了更新，使它能夠更好的滿足不同的要求。二十世紀(jì)后半期，數(shù)字系統(tǒng)得到了飛速發(fā)展，同時(shí)為了提高系統(tǒng)的可靠性與通 用性，微處理器和專業(yè)集成電路逐漸取代了通用全硬件電路。以出租車多功能計(jì)費(fèi)器為例，用戶不僅要求計(jì)費(fèi)器性能穩(wěn)定，計(jì)費(fèi)準(zhǔn)確，有防作 弊功能 。 本文介紹了一個(gè)以可編程邏輯芯片為控制核心的出租車計(jì)費(fèi)器系統(tǒng)。實(shí)踐表明，這種方案不僅能解決傳統(tǒng)計(jì)費(fèi)器集成度不高，功能升級(jí)不方便，易受干擾的問題而且能大大增強(qiáng)系統(tǒng)的可靠性。傳統(tǒng)的基于單片機(jī)設(shè)計(jì)的出租車多功能計(jì)費(fèi)器已遠(yuǎn)遠(yuǎn)跟不上這種變化，功能升級(jí)很繁瑣，需要硬件重組和軟件更新同步進(jìn)行，成本高，并且每次升級(jí)都可能出現(xiàn)新的不穩(wěn)定因素 。在多種平臺(tái)運(yùn)行，提供易于使用的界面，并且有廣泛的特征。核心部分是設(shè)計(jì)說明部分和 FPGA 程序設(shè)計(jì)部分。 CAE 的主要功能是： 原理圖輸入，邏輯仿真，電路分析，自動(dòng)布局布線， PCB 后分析。相信在不久的將來會(huì)有更多更好的設(shè)計(jì)工具有各地開花并結(jié)果。 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個(gè)新概念，內(nèi)部包括可 長沙學(xué)院畢業(yè)設(shè)計(jì) (論文 ) 4 配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個(gè)部分。 FPGA 是由存放在片內(nèi) RAM 中的程序來設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對片內(nèi)的 RAM 進(jìn)行編程。 FPGA 有多種配置模式：并行主模式為一片 FPGA 加一片 EPROM 的方式；主從模式可以支持一片 PROM 編程多片 FPGA；串行模式可以采用串行 PROM 編程 FPGA；外設(shè)模式可以將 FPGA 作為微處理器的外設(shè)，由微處理器對其編程 [4]。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。 （ 2） 添加文件，包括最頂層的設(shè)計(jì)實(shí)體文件以及一些額外的電路模塊描述文件或定制的功能庫。近一年來，各大城市都在對出租車價(jià)格進(jìn)行調(diào)整，由于數(shù)量太多，很多城市的調(diào)價(jià)甚至需要一個(gè)月的時(shí)間才能完成，經(jīng)常會(huì)同一時(shí)間出現(xiàn)幾個(gè)價(jià)格，有的城市的出租車上還會(huì)出現(xiàn)司機(jī)人工計(jì)價(jià)的尷尬情形。計(jì)費(fèi)標(biāo)準(zhǔn)設(shè)定模塊將設(shè)定好的數(shù)值分別送到自動(dòng)計(jì)費(fèi)模塊、計(jì)時(shí)模塊和計(jì)程模塊。其中 CGROM 為已固化好的字符庫， CGRAM 為可隨時(shí)定義的字符庫，根據(jù)用戶的不同的定義可調(diào)出所需要的字符。 （ 4）輸入方式設(shè)置 表 輸入方式設(shè)置 功能：設(shè)置光標(biāo)、畫面移動(dòng)方式。 360 度 / 9 度 = 400 ，即每 400 個(gè)脈沖步進(jìn)電機(jī)轉(zhuǎn)一圈。其中 p 為速度值輸入端，其值大于 180km/h 時(shí)汽車超速，high 端為高電平，發(fā)出聲光報(bào)警。 clr 是 清零端，每次計(jì)費(fèi)結(jié)束后自動(dòng)清零，保證下次計(jì)費(fèi)的準(zhǔn)確性。輸出端 shi、 ge、 c、 m分別給顯示部分，只有當(dāng)要設(shè)定此項(xiàng)數(shù)值時(shí)才會(huì)在屏幕上顯示。 長沙學(xué)院畢業(yè)設(shè)計(jì) (論文 ) 16 圖 計(jì)費(fèi)標(biāo)準(zhǔn)設(shè)定系統(tǒng) 圖 所示為計(jì)費(fèi)標(biāo)準(zhǔn)設(shè)定系統(tǒng)，其中相關(guān)模塊說明如下： （ 1） AJSM：為去除按鍵抖動(dòng)模塊，我采用的是數(shù)字去抖動(dòng)方法，即對按鍵進(jìn)行掃描，去除抖動(dòng)不確定狀態(tài)，提高按鍵的可靠性。 （ 6） PASSWORD：密碼設(shè)定模塊，為了防止司機(jī)或者別人隨意改動(dòng)計(jì)費(fèi)標(biāo)準(zhǔn)的參數(shù) 長沙學(xué)院畢業(yè)設(shè)計(jì) (論文 ) 17 設(shè)定，設(shè)置了一個(gè)密碼保護(hù)模塊。 （ 9） DSTART：白天起步費(fèi)設(shè)定模塊， up 和 down 為加減鍵， clk 為加減的快慢頻率，ds 為起步費(fèi)輸出端給自動(dòng)計(jì)費(fèi)模塊，它的初始值設(shè)為 元，每次可以加減 元進(jìn)行設(shè)定，最大值為 元。 自動(dòng)計(jì)費(fèi)模塊 由于起步費(fèi)要求在開始計(jì)費(fèi)時(shí)屏幕 上就要顯示，受到 VHDL 語言的限制，不能在一個(gè)結(jié)構(gòu)模塊里給某個(gè)變量賦兩種初始值的選擇，所以要給它一個(gè)初始化模塊。 分頻模塊 圖 分頻模塊 分頻模塊為出租車計(jì)費(fèi)系統(tǒng)的 各個(gè)模塊提供時(shí)鐘頻率。這些新的 FPGA 芯片最低價(jià)將達(dá)到 美元，代表了全球最低成本的 FPGA，并且相對于基于 SRAM 的 FPGA 來說具有保密的優(yōu)勢。由于本人在經(jīng)驗(yàn)水平上的欠缺，設(shè)計(jì)中可能存在很多不足，請各位 老師予以指正！ 長沙學(xué)院畢業(yè)設(shè)計(jì) (論文 ) 23 參考文獻(xiàn) [1] [英 ]Jone Wulenskl .VHDL Digtal System Design[D]，北京：電子工業(yè)出版社，2021 ,10～ 105 . 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