【正文】 .......................................................... 3 ３、 課題研究內(nèi)容 ..................................................................................................... 4 第二章課題開發(fā)環(huán)境 ........................................................................................................ 5 １、 概述 .......................................................................................................... 5 ＦＰＧＡ概述 ...................................................................................................... 6 QuartusⅡ的介紹 .................................................................................................. 7 4 、 Altium Designer 概述 ....................................................................................... 8 VHDL設(shè)計語言 ..................................................................................................... 9 PC3250 介紹 ...................................................................................................... 10 第三章 總體結(jié)構(gòu)設(shè)計 .....................................................................................................11 DCS 控制器軟件部分 ..........................................................................................11 ２、 DCS 控制器硬件部分 ....................................................................................... 12 DCS 通信需求 .................................................................................................... 14 ４、遠端 I/O 模塊通信需求 ..................................................................................... 15 第四章 基于 FPGA 的 RS485 電路硬件設(shè)計 .................................................................... 16 １、 RS485 驅(qū)動芯片選型 ........................................................................................ 16 ２、 FPGA器件接口設(shè)計 ........................................................................................ 16 ３、 CPU 接口設(shè)計 .................................................................................................. 22 第五章 RS485 通信接口軟件設(shè)計 ................................................................................... 23 FPGA 通信協(xié)議及寄存器設(shè)計 ............................................................................. 23 ２、 FPGA 端發(fā)送流程 ............................................................................................ 27 ３、 FPGA端接收流程 .............................................................................................. 28 ４、 LPC3250驅(qū)動程序設(shè)計 ..................................................................................... 29 （１） IO 驅(qū)動程序設(shè)計 .................................................................................... 29 （２）中斷驅(qū)動程序設(shè)計 ................................................................................. 30 第六章 實驗 .................................................................................................................. 36 １、 FPGA 收發(fā)數(shù)據(jù)測試 ......................................................................................... 36 ２、 FPGA 中斷測試 ................................................................................................ 38 ３、實驗結(jié)論 .......................................................................................................... 39 參考文獻 ........................................................................................................................ 39 第 2 頁 （共 41 頁） 摘要 ： 本次設(shè)計主要是完成基于 FPGA 的 RS485 通信模塊設(shè)計，以及與 LPC3250 之間的接口硬件設(shè)計與驅(qū)動程序設(shè)計工作，時 RS485 需要具有兩路獨立通 道以實現(xiàn)冗余功能，并同時具有 FIFO 管理，與 LPC2350 之間要能夠以中斷方式接收數(shù)據(jù)，并實現(xiàn)校驗等功能。分布式控制系統(tǒng)采用微處理機分別控制各個回路，通過高速數(shù)據(jù)通道，各回路之間和上下級之間交換信息。 RS485數(shù)據(jù)信號采用差分傳輸方式，也稱作平衡傳輸，它使用一對雙絞線， 分別將兩線定義為 A和 B，如圖 。參見圖 所示。終端匹配電阻并聯(lián)在 RS485 傳輸網(wǎng)絡(luò)的兩個端點 AB 引腳之間。以往的 CE 操作系統(tǒng)的部分內(nèi)核模塊式使用單獨進程，而 之后將這些模塊以 DLL 的形式內(nèi)建到內(nèi)核之中，以便提高性能，減少系統(tǒng)開銷，統(tǒng)一內(nèi)核接口。產(chǎn)品級 OAL（ PQOAL） ,包括一系列庫文件與源代碼。 VoIP, RTC, SIP Windows 媒體播放器， WMA， MP3 FPGA 器件已成為當(dāng)今的主要的可編程邏輯器件 之一了，資源更加多樣，使用也越來越方便。布線資源可以分為全局性的專用布線資源；長線資源；短線資源；在邏輯單元內(nèi)部還有著各種布線資源和專用時鐘、復(fù)位等控制信號線。 Altium Designer 拓寬了板級設(shè)計的傳統(tǒng)界面，全面集成了 FPGA 設(shè)計功能，從而允許工程設(shè)計人員能將系統(tǒng)設(shè)計中的 FPGA 與 PCB 設(shè)計及嵌入式設(shè)計集成在一起 。 實體是設(shè)計中最基本的模塊，描述設(shè)計實體的外部 接口特性。 配置就是從與某個實體對應(yīng)的多個結(jié)構(gòu)體重選定一個作為具體實現(xiàn)。中斷控制器是通過 FAB 總線訪問的，中斷控制器的內(nèi)部連接，如圖 所示： 第 11 頁 （共 41 頁） 圖 中斷控制器內(nèi)部連接圖 如圖所示，中斷控制器的輸入是異步的，在加工前同步。 SIC寄存器 APR 和 ATR 必須配置為每個中斷引腳中斷模式。圖 控制系統(tǒng)通信的 拓撲結(jié)構(gòu)。因為要滿足過程控制對安全性和可靠性的要求，該部分電路必須確保任一時刻有且僅有一臺主控制器的控制指令被輸出到 I/O 設(shè)備。對上層操作站通信使用以太網(wǎng)。串行總線的優(yōu)點是結(jié)構(gòu)簡單，成本低，很容易實現(xiàn)隔離，而且容易擴充，可以實現(xiàn)遠距離的 I/O 模塊連接。因為 RS485 接口組成是半雙工網(wǎng)絡(luò)，所以 RS485 接口均采用屏蔽雙絞線傳輸。意思就是如果 所有 終止總線發(fā)送器都禁用 ，那么接收器輸出將會是邏輯高“ 1”。 因此，選用 74HC00 器件作為片選信號邏輯運算器件。 SN74LVCC3245 的工作環(huán)境溫度為 40176。 FPGA器件采用的是 Altera公司的 CycloneⅡ系列的 EP2C5Q208C8N,該芯片包含一個二維的行和列的基本構(gòu)架來實現(xiàn)來自定義的邏輯。 74LVCH162245 的 30 歐串聯(lián)端電阻的高和低輸出都能減少線路噪音。其輸出類型為邏輯閘，通道數(shù)為 1，隔離電壓為，輸入電流為 15mA，輸出電壓為 7V。 MAX3088 是一個用于 RS485/422 通信的高速收發(fā)器件，包含一個驅(qū)動器和一個接收器。 ： RF 位：正在接收標志，在已接收到幀頭、還未接收到幀尾時該標志置位，否則清 0； TF 位：啟動發(fā)送標志，由 CPU 置位， FPGA 清零，如果為 1，則 FPGA啟動發(fā)送 FIFO 數(shù)據(jù)； RC 位：接收完成標志，成功接收到一幀數(shù)據(jù)（收到大于 1 字節(jié)數(shù)據(jù)，且已收到幀尾）后置位，該位可對其寫 0 進行清除，在收到下一幀幀頭后該位自動清 0； TC 位：發(fā)送完成標志，將發(fā)送 FIFO 內(nèi)的數(shù)據(jù)送完并送出幀尾字節(jié)后置位，可對其寫 0 清除或在開始發(fā)送下一幀幀頭時清 0； TER:發(fā)送故障標志位，指向通信對方發(fā)送數(shù)據(jù)錯誤，比如斷幀； RER:接收故障標志位，指向接收到通信對方的數(shù)據(jù)錯誤，比如斷幀； CRC 位：累加和校驗成功標志，指示最后接收到的一幀數(shù)據(jù)的累加和校驗結(jié)果是 否正確， 1 表示正確， 0 表示失敗。 FPGA 接收流程： FPGA 處于空閑狀態(tài)，首先判斷“接收完成”是否等于 0，若不等于 0，則繼續(xù)判斷“接收完成”時候等于 1；而等于 0，則可以得知“正在接收”等于第 29 頁 （共 41 頁） 1，并開始接收數(shù)據(jù)并校驗相應(yīng)位標志，然后判斷接收是否完成，若沒有完成則繼續(xù)判斷數(shù)據(jù)是否完成；若完成接收，則數(shù)據(jù)進入接收 FIFO， CPU 對其讀取，給出“正在接受”等 于 0 和“接收完成”等于 1 的信號，最后返回到判斷“接收完成”是否等于 0，一次循環(huán)。 DWORD dwThreadID。 分兩步：中斷服務(wù)例程（ ISR）和中斷服務(wù)線程（ IST）。 一般來說，使用 InterruptInitialize 函數(shù)注冊自己，使用 WaitForSingleObject函數(shù)來等待終端請求事件。 pINTCRegs = (volatile INTC_REGS_T *) MmMapIoSpace(pa, sizeof (INTC_REGS_T), FALSE)。 if (g_htFpgaIST == 0) { RETAILMSG(1, (_T( create thread failed\r\n)))。 } RETAILMSG(1,(LWait for interrupt0!!!!!!!!!!!!~~\r\n))。 由于 FPGA 中斷引腳通過 GPI_2 來復(fù)用，因此，定義其邏輯中斷號： UINT32 g_nFpgaIrq = OAL_INTR_IRQ_GPI_02。 /* Activation Polarity select Register */ volatile UNS_32 atr。 swit