【正文】 r\n)))。下圖為 sub2 中斷控制器基地址分配。 } （２）中斷驅(qū)動(dòng)程序設(shè)計(jì) 第 31 頁(yè) （共 41 頁(yè)） 各種外設(shè)時(shí)通過(guò)中斷和 WinCE 核心進(jìn)行通信的。 FPGA 發(fā)送流程：首先清除 FIFO，然后判斷“啟動(dòng)發(fā)送”標(biāo)志位是否等于 1，若等于 1，就將 FIFO 數(shù)據(jù)加幀頭幀尾并發(fā)送“啟動(dòng)發(fā)送”為 0，最后再清除 FIFO，繼續(xù)循環(huán)；若清除 FIFO 后判斷“啟動(dòng)發(fā)送”標(biāo)志位不等于 1，則再次返回“啟動(dòng)發(fā)送”標(biāo)志位是否等于 1。其輸入電壓為 ～ ，輸出電壓為 5V，隔離電 壓為 1500V。下圖 為 FPGA 端地址數(shù)據(jù)線接口及引腳分配： 圖 FPGA 端地址數(shù)據(jù)線接口及引腳分配 由圖 可知，第 8689 引腳通過(guò)外掛 485 分別于 SN74LVCC3245 的 A1A4 連接，而 102103 接口與 SN74LVCC3245 的 B5 和 B6 相連，進(jìn)行讀寫(xiě)和隔離總線作用；第 56到 76 號(hào)引腳共 16 個(gè)數(shù)據(jù)總線與 74LVCH162245 連接。 SN74LVCC3245 是應(yīng)用于數(shù)字總線之間的異步通訊，這個(gè)設(shè)備的數(shù)據(jù)傳遞從 A 總線到B 總線或者是從 B 總線到 A 總線的傳遞方向取決于方向控制引腳 DIR 上的邏輯電平。 第四章 基于 FPGA 的 RS485 電路硬件設(shè)計(jì) １、 RS485 驅(qū)動(dòng)芯片選型 MAX3088 是一個(gè)用于 RS485/422 通信的高速收發(fā)器件， 是一個(gè)半雙工的通信收發(fā)器件， 包含一個(gè)驅(qū)動(dòng)器和一個(gè)接收器。 在 I/O 模塊部分，通常使用串行總線或者現(xiàn)場(chǎng)總線實(shí) 現(xiàn)通信。作為過(guò)程控制系統(tǒng)，由于 DCS 需要進(jìn)行大量的模擬量數(shù)據(jù)傳送，每個(gè) I/O 設(shè)備的數(shù)據(jù)量較大，所以 CNET 一般選擇字節(jié)型長(zhǎng)包協(xié)議的通信網(wǎng)絡(luò)。每個(gè)中斷源可以單獨(dú)屏蔽和屏蔽之前和之后都可以讀取中斷狀態(tài)。庫(kù)和程序包的作用就是使得設(shè)計(jì)者可以共享已經(jīng)編譯過(guò)的設(shè)計(jì)結(jié)果，在程序包中，用戶可以定義一些公用的子程 序、常量和自定義數(shù)據(jù)類(lèi)型。 基本功能 擴(kuò)展功能 設(shè)計(jì) 輸入 文本編輯器 模塊 /符號(hào)編輯器 宏 單元插入管理器 系統(tǒng) 級(jí)設(shè) 計(jì) SOPC Builder DSP Builder 設(shè)計(jì) 綜合 分析和綜合 設(shè)計(jì)助手 RTL 查看器 軟件 開(kāi)發(fā) Software Builder 第 8 頁(yè) （共 41 頁(yè)） 技術(shù)映像查看器 增量式綜合 約束 輸入 分配編輯器 引腳規(guī)劃期 設(shè)置對(duì)話框 平面布圖編輯器 設(shè)計(jì)分區(qū)窗口 基于 模塊 設(shè)計(jì) Logiclock 窗口 平面布圖編輯器 VQW Writer EDA 界面 EDA Netlist Writer 布局布線 適配器 分配編輯器 平面布圖編輯器 增量式編譯 報(bào)告窗口 資源優(yōu)化 設(shè)計(jì)空 間管理器 芯片編輯器 功耗 分析 PowerPlay Power Analyser 工具 PowerPlay Early Power Estimator 時(shí)序逼近 平面布圖編輯器 LogicLock 窗口 時(shí)序優(yōu)化 設(shè)計(jì)空間管理器 增量式編譯 時(shí)序分析 時(shí)序分析儀 報(bào)告窗口 工藝映射查看器 調(diào)試 SignalTapⅡ SignalProbe 系統(tǒng)內(nèi)存儲(chǔ)器編輯器 RTL 查看器 工藝映射查看器 芯片編輯器 仿真驗(yàn)證 仿真器 波形編輯器 加載編程 匯編程序 編程器 轉(zhuǎn)換程序文件 工程 更改 管理 芯片編輯器 資源屬性編輯器 更改管理器 4 、 Altium Designer 概述 Altium Designer 是 Altium 公司推出的一體化的電子產(chǎn)品開(kāi)發(fā)系統(tǒng)，主要運(yùn)行在Windows XP 操作系統(tǒng)。 FSD 管理， Cache 管理 PAN, LAN, WAN, 藍(lán)牙 本設(shè)計(jì)關(guān)鍵解決的問(wèn)題是如何讓 ,為了達(dá)到目的我認(rèn)為應(yīng)該從以下幾個(gè)方面進(jìn)行： (1)設(shè)計(jì)基于 Altera 的 CycloneII 系列 FPGA 的 RS485 硬件電路 (2)設(shè)計(jì) FPGA 與 LPC3250 的接口電路 (3) RS485 模塊協(xié)議軟件編寫(xiě) (4)調(diào)試程序 第二章課題開(kāi)發(fā)環(huán)境 １、 概述 微軟 WinCE 是專門(mén)針對(duì)小型設(shè)備的通用操作系統(tǒng)而設(shè)計(jì)的。當(dāng)在接收端 AB 之間有大于 +200mV 的電平時(shí)，輸出為正邏輯電平；小于 200mV 時(shí)，輸出為負(fù)邏輯電平。 關(guān)鍵詞 通信模塊 冗余 中斷 第 3 頁(yè) （共 41 頁(yè)） 第一章 概述 １、 ＤＣＳ 概述 DCS 是分布式控制系統(tǒng)，是一種分布結(jié)構(gòu)的控制系統(tǒng)。 第四代 DCS 基本上實(shí)現(xiàn)了全場(chǎng)實(shí)時(shí) 控制， SCADA 監(jiān)控和 MES 的絕大部分功能。通常，RS485 網(wǎng)絡(luò)采用平衡雙絞線作為傳輸媒體。 Windows CE 支持的模塊包括： （１）快速的系統(tǒng)與應(yīng)用程序開(kāi)發(fā) Tel, FTP, SMB, CIFS, MSMQ FPGA 內(nèi)部寄存器可配置為帶同步 /異步復(fù)位和置位、時(shí)鐘使能的觸發(fā)器，也可以配置成為鎖存器。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)或設(shè)計(jì)實(shí)體，分成外部和內(nèi)部，涉及實(shí)體的內(nèi)部功能和算法完成部分。 NXP 通過(guò)使用 90 納米的處理技術(shù)，將一個(gè)帶有矢量浮點(diǎn)協(xié)處理器的 ARM926EJS CPU 內(nèi)核與一系列包括 USB OnTheGo在內(nèi)的標(biāo)準(zhǔn)外設(shè)結(jié)合起來(lái)，從而實(shí)現(xiàn) LPC3250 的性能目標(biāo) 。 DCS 的控制功能由控制器來(lái)實(shí)現(xiàn)，是控制器的核心功能。 內(nèi)存：用于加載運(yùn)行程序，掉電后內(nèi)存的內(nèi)容不會(huì)被保存。下圖為 DCS 系統(tǒng)的通信部分分析： 第 15 頁(yè) （共 41 頁(yè)） 圖 DCS 系統(tǒng)通信分析 ４、遠(yuǎn)端 I/O 模塊通信需求 DCS 控制系統(tǒng)中，系統(tǒng)需要建立信號(hào)的輸入和輸出通道這就是 I/O 口，而 I/O 模塊上有一個(gè)或多個(gè) I/O 通道，用來(lái)連接傳感器和執(zhí)行器。 MAX3088 的靜態(tài)電流為 375181。 SN74LVCC3245 雙向電平轉(zhuǎn)換器有下列的特點(diǎn)：（ 1）雙向電壓轉(zhuǎn)換；（ 2） A 口輸出電壓的范圍是 到 ， B 口的輸出電壓范圍是 3V 到。還有一個(gè)作用是增強(qiáng)總線的驅(qū)動(dòng)能力以及電平轉(zhuǎn)換。 ３、 CPU 接口設(shè)計(jì) 由于 CPU 是直接把 FPGA 作為外接的靜態(tài)存儲(chǔ)器，因此 LPC3250 端接口相對(duì)簡(jiǎn)單，主要是高速總線需要加緩沖器件。 （１） IO 驅(qū)動(dòng)程序設(shè)計(jì) 定義 FPGA 端寄存器： define FPGA_DATA_REG1 FPGA_REG(0x00) //數(shù)據(jù)寄存器 define FPGA_RCV_COUNT_H_REG1 FPGA_REG(0x01) //接收計(jì)數(shù)寄存器高 define FPGA_RCV_COUNT_L_REG1 FPGA_REG(0x02) //接收計(jì)數(shù)寄存器低 define FPGA_CHECK_SUM_REG1 FPGA_REG(0x03) //累加和 define FPGA_RESERVED_REG1 FPGA_REG(0x04) //保留 define FPGA_BAUND_RATE_H_REG1 FPGA_REG(0x05) //波特率寄器高 define FPGA_BAUND_RATE_L_REG1 FPGA_REG(0x06) //波特率寄器低 define FPGA_CTRL_REG1 FPGA_REG(0x07) //控制寄存器 define FPGA_DATA_REG2 FPGA_REG(0x08) //數(shù)據(jù)寄存器 第 30 頁(yè) （共 41 頁(yè)） define FPGA_RCV_COUNT_H_REG2 FPGA_REG(0x09) //接收計(jì)數(shù)寄存器高 define FPGA_RCV_COUNT_L_REG2 FPGA_REG(0x0A) //接收計(jì)數(shù)寄存器低 define FPGA_CHECK_SUM_REG2 FPGA_REG(0x0B) //累加和 define FPGA_RESERVED_REG2 FPGA_REG(0x0C) //保留 define FPGA_BAUND_RATE_H_REG2 FPGA_REG(0x0D) //波特率寄器高 define FPGA_BAUND_RATE_L_REG2 FPGA_REG(0x0E) //波特率寄器低 define FPGA_CTRL_REG2 FPGA_REG(0x0F) //控制寄存器 定義物理地址及 RAM 區(qū)長(zhǎng)度。 ISR 的主要作用： 1 如果數(shù)據(jù)可能丟失或者被下一個(gè)中斷改寫(xiě)，則 ISR 將數(shù)據(jù)從設(shè)備讀到緩沖區(qū) 2 ISR 清除設(shè)備上的中斷條件 3 ISR 向內(nèi)核返回一個(gè) SYSINTR 4 內(nèi)核設(shè)置供 IST 等待的中斷事件 5 調(diào)度程序調(diào)度等待的 IST 以執(zhí)行后續(xù)的中斷服務(wù)操作。g_nFpgaIrq, 第 33 頁(yè) （共 41 頁(yè)） sizeof(UINT32), amp。 SetEvent(g_hRxEvent)。 其中， APR 寄存器表示中斷極選擇： 0 表示通過(guò)低電平或者下降沿產(chǎn)生， 1 表示通過(guò)高電平或者上升沿產(chǎn)生； ATR 寄存器表示中斷激活類(lèi)型選擇： 0 表示電平敏感， 1 表示邊沿敏感； 將兩者都設(shè)置為 1，則表示 GPI_2 中斷是由上升沿產(chǎn)生。 /* Enable Register */ volatile UNS_32 rsr。 最后在驅(qū)動(dòng)的 IST 中，當(dāng)硬件中斷產(chǎn)生時(shí)，就通過(guò) SetEvent 的方式來(lái)通知應(yīng)用程序： static DWORD WINAPI FPGA_IntrThread(LPVOID pContext) { DWORD dwRet。 LPC3250所有的外部引腳中斷通過(guò)同步電路連接到兩個(gè)子中斷控制器 SIC1和 SIC2，它們的四個(gè)輸出被連接到主中斷控制器（ MIC）的四個(gè)輸入端，建議配置這些輸入為低電平有效。 return FALSE。 ２、 FPGA 端發(fā)送流程 FPGA 端發(fā)送流程如下： 第 28 頁(yè) （共 41 頁(yè)） 圖 RS485 發(fā)送流程圖 CPU 寫(xiě) FIFO 流程：首先觸發(fā) 1ms 定時(shí)器，判斷“啟動(dòng)發(fā)送”標(biāo)志位是否等于 0，若等于 0，則判斷 CPU 將數(shù)據(jù)寫(xiě)入 FIFO，最后“啟動(dòng)發(fā)送”等于 1 再返回 1ms 定時(shí)器；若判斷“啟動(dòng)發(fā)送”標(biāo)志位不等于 0，則判斷 1ms 定時(shí)是否完成，若完成就向上層報(bào)告發(fā)送超時(shí)，最后再返回定時(shí)器重新執(zhí)行 ,若判斷 1ms 定時(shí)沒(méi)有完成，則是返回再次判斷“啟動(dòng)發(fā)送”標(biāo)志位時(shí)候等于 0。 隔離 DCDC（ IS05B051W）是電壓變換裝置，指在直流電路中將一個(gè)電壓值的電能變?yōu)榱硪粋€(gè)電壓值。 EP2C 芯片與 CPU 端采用的是 16 位數(shù)據(jù)總線， 4 條地址總線 A0A3 表示的是地址為 0X000X0F。這種結(jié)構(gòu)允許數(shù)字邏輯從供電電壓在 的系統(tǒng)環(huán)境轉(zhuǎn)換到 的系統(tǒng)環(huán)境，當(dāng)然也可以從 的系統(tǒng)環(huán)境轉(zhuǎn)換到 的系統(tǒng)環(huán)境。另外，由于它的設(shè)備標(biāo)準(zhǔn)化和功能模塊化，因而還具有設(shè)計(jì)簡(jiǎn)單，易于重構(gòu)等優(yōu)點(diǎn)。并且隨著交換技術(shù)的采用，更使以太網(wǎng)在多節(jié)點(diǎn)可以同時(shí)訪問(wèn)。 控制網(wǎng)絡(luò)（ CNET）接口： CNET 接口是主控制器與 I/O 進(jìn)行數(shù)據(jù)交換的網(wǎng)絡(luò)接口。如果設(shè)置觸發(fā)邊緣，直到被清除激活的中斷狀態(tài)存儲(chǔ)由主機(jī)。 庫(kù)是用來(lái)存放已經(jīng)編譯過(guò)的實(shí)體、結(jié)構(gòu)體、程序包等數(shù)據(jù)集合。 表 QuartusⅡ圖形用戶界面的功能和與其對(duì)應(yīng)的軟件工具。 CDFS/UDFS TCP/IP, IPv4, IPv6, 最后軟硬件之間相互結(jié)合。 對(duì)于接收發(fā)送器，也作出與發(fā)送發(fā)送器相對(duì)的規(guī)定，收、發(fā)端通過(guò)平衡雙絞線將 AA與 BB 對(duì)應(yīng)相連。在最 后的實(shí)驗(yàn)測(cè)試中，可以得出 FPGA 能夠準(zhǔn)確的接收數(shù)據(jù)，然后能夠通過(guò)中斷傳送給 CPU 內(nèi)部，并且 RS485能夠進(jìn)行長(zhǎng)距離的傳送，可以保證數(shù)據(jù)傳達(dá)無(wú)誤。 現(xiàn)在，計(jì)算機(jī)技術(shù)、微電子技術(shù)及管理信息技術(shù)等高速發(fā)展，促使第四代 DCS 的形成及發(fā)展。平衡雙絞線的長(zhǎng)度與傳輸速率成反比，速度越高使用的雙絞線長(zhǎng)度越短。 ARM 模擬器與多個(gè)平臺(tái)的模板 ASP 通過(guò)寄存器 FPGA 可以完成同步時(shí)序邏輯設(shè)計(jì)。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，只要完成內(nèi)部開(kāi)發(fā)，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。 LPC3250 可工作在高于266MHz 的 CPU 頻率下。在控制器中一般保存有各種基本控制算法，如 PID、微分、積分、超前滯后、邏輯運(yùn)算、模糊控制及先進(jìn)控制等控制算法程序。 掉電保持靜態(tài)存儲(chǔ)器：用于存儲(chǔ)運(yùn)行過(guò)程中需要實(shí)時(shí)保存、并且在系統(tǒng)掉電后還需要保存一段時(shí)間的數(shù)據(jù)