【正文】 ..............18 dds 的實(shí)現(xiàn) ..............................................................................................18 測試信號的仿真 .....................................................................................19 顯示模塊設(shè)計 ..............................................................................................19 vga 顯示原理 ..........................................................................................19 vga 的實(shí)現(xiàn) ..............................................................................................22 vga 的仿真測試 ......................................................................................23 存儲單元設(shè)計 .............................................................................................234 系統(tǒng)調(diào)試 ..........................................................................................25 安裝 BYTEBLASTER II 下載電纜 ................................................................25 驅(qū)動程序安裝 ..........................................................................................25 硬件下載 ..................................................................................................26 軟件實(shí)現(xiàn)過程 ..........................................................................................26基于 FPGA 的 FFT 算法 實(shí)現(xiàn)第 II 頁 共 41 頁 FFT 算法測試 ..............................................................................................29 正弦信號的 FFT 測試 ................................................................................29 方波信號的 FFT 測試 .............................................................................30總結(jié)與展望 .........................................................................................................32致謝 .....................................................................................................................33參考文獻(xiàn) .............................................................................................................34附錄 .....................................................................................................35源程序.................................................................................................41基于 FPGA 的 FFT 算法 實(shí)現(xiàn)第 1 頁 共 41 頁1 引言在數(shù)字化高速發(fā)展的今天，對數(shù)字信號處理高速實(shí)時的要求也不斷提高。 商用現(xiàn)成（COTS）硬件可提供連接至用戶可編程 FPGA 芯片的不同類型的 I/O。 驅(qū)動層控制著硬件資源，而操作系統(tǒng)管理內(nèi)存和處理器的帶寬。它是頻譜分析的必要前提，是數(shù)字信號處理的核心工具之一。FPGA 以高性能、高靈活性、友好的開發(fā)環(huán)境、在線可編程等特點(diǎn)可以使基于 FPGA 的設(shè)計滿足實(shí)時數(shù)字信號處理的要求。FFT 運(yùn)算結(jié)構(gòu)相對而言比較簡單和固定，適于用 FPGA 進(jìn)行硬件實(shí)現(xiàn)，并且能兼顧其速度及靈活性。那么對于 N 個 k 值，一共需要 N(N1)次復(fù)數(shù)加法運(yùn)算。其實(shí)一個 N 點(diǎn) DFT 可以看做是由幾個較短的2DFT 組成的。由于這兩種算法的基本原理是相同的，所以下面主要介紹 DITFFT 算法。32圖 點(diǎn) DFT 的一次時域抽取分解圖(N=8)由圖 可以看出，要完成一個蝶形運(yùn)算，需要一次復(fù)數(shù)乘法和兩次復(fù)數(shù)加法運(yùn)算。依次類推，經(jīng)過 M1 次分解，最后將 N 點(diǎn) DFT 分解成 N/2 個 2 點(diǎn) DFT。當(dāng) N= =1024 時，可以求得直接計算 N 點(diǎn)的 DFT 和使用基2 210DITFFT 算法的所需乘法次數(shù)的比值為 (226))/(2?這樣，運(yùn)算效率就提高了 200 多倍。按 DIT(時間抽取)的 1 024 點(diǎn)的基 4FFT 共需 5 級蝶形運(yùn)算，每級從 RAM 中讀取的數(shù)據(jù)經(jīng)過蝶形運(yùn)算后原址存入存儲單元準(zhǔn)備下一級運(yùn)算。其中一類 FFT 算法為庫利圖基( CooleyTukey)基 r 按頻率抽選（Decimationin Frequency，縮寫 DIF）法將輸入序列循環(huán)分解為N/r 個長度為 r 的序列，并需要 級運(yùn)算。這種移位方法保證最低位(LSB)的最小值在乘法運(yùn)算后的輸出進(jìn)行舍入操作之前就被丟棄。復(fù)數(shù)采樣數(shù)據(jù) x[k，m]從內(nèi)部存儲器并行讀出，并由變換開關(guān)(SW)重新排序’排序后的取樣數(shù)據(jù)由基 4 處理器處理并得到復(fù)數(shù)輸出 G[k，m]，由于基 4 按頻率抽選(DIF)分解方法固有的數(shù)字特點(diǎn)，在蝶形處理器輸出上僅需要 3 個復(fù)數(shù)乘法器完成 3 次乘旋轉(zhuǎn)因子（有一個旋轉(zhuǎn)因予為 1，不需要乘）計算。FFT 兆核函數(shù)采用 Altera Atlantic接口 I/O 協(xié)議，輸入接口為主設(shè)備匯端(MasterSink)．而輸出接口為主設(shè)備源端(Master Source)。FFT 函數(shù)復(fù)位 master_sink_ena 信號，并繼續(xù)處理已入的數(shù)據(jù)模塊。作為回應(yīng)，F(xiàn)FT 函數(shù)將 master—sink—ena 信號置高電平，表明有能力接收這些輸入信號。 3)突發(fā)(Burst)I/O 數(shù)據(jù)流結(jié)構(gòu) 突發(fā) I/O 數(shù)據(jù)流結(jié)構(gòu)的執(zhí)行過程和緩沖突發(fā)結(jié)構(gòu)相同，不同的是，對于給定參數(shù)設(shè)置突發(fā)結(jié)構(gòu)在降低平均吞吐量的前提下需要更少的存儲資源。 a / d 采樣控制模塊F F TI P 核雙端口 R A M 1數(shù)據(jù)加載模塊 1雙端口 R A M 2數(shù)據(jù)加載模塊 2縮放運(yùn)算求模運(yùn)算波形顯示控制模塊V G A 顯示控制模塊D D S 信號發(fā)生器S i n k e n aS o u r c e s o p至 V G A顯示器Sinksop圖 方框結(jié)構(gòu)圖各模塊簡介各模塊功能簡介如表 所列基于 FPGA 的 FFT 算法 實(shí)現(xiàn)第 14 頁 共 41 頁表 各模塊功能 FFT IPCore 的建立 ①安裝 MegaCore。圖 MegaWizard Architecture (c)在 Implementation Options 選項(xiàng)卡選擇復(fù)數(shù)乘法器結(jié)構(gòu)(Structure)為 4/Mults2Adders，如圖 示。每來一個時鐘脈沖，相位寄存器以步長 M 遞增。最后經(jīng) D/A 轉(zhuǎn)換器和低通濾波器將波形數(shù)據(jù)轉(zhuǎn)換成所需要的模擬波形。（5)新建 Verilog HDL 源程序文件 和頂層文件 ，寫出程序代碼并保存（6)選擇目標(biāo)器件并對相應(yīng)的引腳進(jìn)行鎖定，在這里所選擇的器件為 Altera 公司 Cyclone 系列的EPIC6Q240C8 芯片，引腳鎖定方法如表 所列。圖 示波器測量輸出正弦波形 顯示模塊設(shè)計 vga 顯示原理計算機(jī)顯示器的顯示有許多標(biāo)準(zhǔn)，常見的有 VGA、SVGA 等。圖 是 VGA 行掃描、場掃描的時序圖：基于 FPGA 的 FFT 算法 實(shí)現(xiàn)第 20 頁 共 41 頁圖 VGA 行掃描、場掃描時序圖VGA 工業(yè)標(biāo)準(zhǔn)所要求的頻率：時鐘頻率（Clock frequency）：（像素輸出的頻率） ；行頻（Line frequency）：31469Hz；場頻（Field frequency）：（每秒圖像刷新頻率） 。不同顏色的對應(yīng)這不同的八進(jìn)制數(shù)，通過改變不同顯示器不同區(qū)域?qū)?yīng)的八進(jìn)制數(shù)就可以改變其顏色。ELSIF hcount543 THENv_dat=Xe3。END IF。 綠色。END IF。3)波形圖像顯示 (1)顯示區(qū)域劃分 本設(shè)計的 VGA 驅(qū)動程序驅(qū)動 VGA 顯示器時顯示的分辨率為 640480。這樣一來完整的波形就能顯示出來。從圖 中可以看到，當(dāng)場計數(shù)信號到達(dá)一定的值后，場同步輸出出現(xiàn)一個低電平，即消隱，之后進(jìn)入下一個場掃描?；?FPGA 的 FFT 算法 實(shí)現(xiàn)第 24 頁 共 41 頁4 系統(tǒng)調(diào)試 安裝 ByteBlaster II 下載電纜 驅(qū)動程序安裝首先要檢查 ByteBlaster II 驅(qū)動程序是否安裝。在 Quartus II 軟件主界面中選擇 ToolsProgrammer，打開編程器對話框，如圖 所示。(7)建立 ALTMULT_ADD 宏單元，命名為 mult_add，具體設(shè)置如下：①在 ALTMULT_ADD 向?qū)У?page3 頁設(shè)置輸入數(shù)據(jù) A、B 的寬度為 8 位。在 Quartus II 主界面中選擇 ToolMegaWizard PlugIn Managc 打開添加宏單元的向?qū)?，選擇 Create a new custom megafunction variation 新建宏單元模塊然后在新建宏單元模塊窗口中選擇 DSP TransformsFFT 3 并命名為 fft。圖 FFT 模塊 Symbol表 5. 17 引腳鎖定方法信號 引腳 信號 引腳 信號 引腳 信號 引腳 seg[0] PIN_D18 key0 PIN_AB11 ad_datin0 PIN_AB11 disp_data[6] PIN_C20seg[1] PIN_C19 key1 PIN_AA11 ad_datin1 PIN_AA11 disp_data[7] PIN_B21seg[2] PIN_D19 key2 PIN_T21 ad_datin2 PIN_T21 reset n PIN_B11seg[3] PIN_A20 key3 PIN_T22 ad_datin3 PIN_T22 clock PIN_T2seg[4] PIN_C20 key4 PIN_F16 ad_datin4 PIN_F16 　 　seg[5] PIN_B21 key5 PIN_F20 ad_datin5 PIN_F20 　 　seg[6] PIN_B22 key6 PIN_F19 ad_datin6 PIN_F19 　 　seg[7] PIN_D20 key7 PIN_C22 ad_datin7 PIN_C22 　 　dig[0] PIN_C21 dadata0 PIN_C10 hsyne PIN_C10 　 　dig[l] PIN_D22 dadata1 PIN_E15 vsyne PIN_E15 　 　dig[2] PIN_D21 dadata2 PIN_G14 disp_data[0] PIN_G14 　 　dig[3] PIN_F17 dadata3 PIN_F14 disp_data[1] PIN_F14 　 　dig[4] PIN_H17 dadata4 PIN_G13 disp_data[2] PIN_G13 　 　dig[5] PIN_H16 dadata5 PIN_G10 disp_data[3] PIN_G10 　 　基于 FPGA 的 FFT 算法 實(shí)現(xiàn)第 28 頁 共 41 頁(10)新建 Verilog HDL 源程序文件 ；vga．V 和；、fft—load—data、fft_data、swi