【正文】 ponding test equipment and test methods are also put forward higher requirements, and the signal generator has bee a vital test instrument.The article examines the several implementations of the function generator. And it has achieved the function generator which is pleted by direct digital frequency synthesis (DDS) technology . Through understanding the direct digital frequency synthesis (DDS) technology, this paper chose to the Altera Corporations’ FPGA chips as the core of design. The function generator which can produce sine, square wave, sawtooth wave was designed. It also used hardware description language Verilog HDL as development language. The paper described the design of the main module, such as direct digital synthesizer (DDS), waveform generation and modulation module. And the corresponding simulation results were also presented.At last, the simulation results of the whole system were presented, that is, sine, square, sawtooth waveform has been carried out. Experiments show that the function generator based on FPGA and direct digital frequency synthesis (DDS)technology has overcame the limitations of traditional methods and achieved a signal generator which can generate multiple waveforms and has facilitate FM, AM function.Keywords Function Genenrator Direct Digital Freguency Synthesizer FPGA Verilog HDL II 目 錄1緒論 1 1 1 1 2 22系統(tǒng)基本原理 4 4 4 DMA輸出方式 4 4 4 5 5 6 DDS原理 6 7 8 DDS頻率合成器優(yōu)缺點 8(FPGA) 9 FPGA簡介 9 FPGA特點 9 FPGA工作狀態(tài) 10 FPGA的編程技術 10 FPGA器件配置方式 11 11 Verilog HDL語言簡介 113系統(tǒng)軟件設計 13 13 Quartus II簡介 13 Quartus II設計流程 13 Quartus II系統(tǒng)工程設計 14 14 15 15 15 Diagram/Schematic File并添加模塊電路 16 Waveform File 16 17 18 FPGA系統(tǒng)設計流程 18 FPGA系統(tǒng)模塊設計 194系統(tǒng)模塊設計及仿真 21 21 DDS模塊設計 22 32位加法器 22 23 24 24 26 27 285系統(tǒng)調試 30 30 30結論 32致謝 33參考文獻 34附錄 35附錄1系統(tǒng)整體設計圖 35附錄2各模塊源程序 35徐州工程學院畢業(yè)設計(論文)1緒論函數信號發(fā)生器是各種測試和實驗過程中不可缺少的工具，在通信、測量、雷達、控制、教學等領域應用十分廣泛。徐州工程學院畢業(yè)設計(論文)圖書分類號：密 級：摘要函數信號發(fā)生器是各種測試和實驗過程中不可缺少的工具，在通信、測量、雷達、控制、教學等領域應用十分廣泛。關鍵詞 函數信號發(fā)生器；直接數字頻率合成；現場可編程門陣列；Verilog HDLAbstractFunction Generator is an indispensable tool in a process of various tests and experiments. It is widely used in munication, measurement, radar, control, teaching and other fields. With the development of China39。函數波形發(fā)生器具有連續(xù)的相位變換和頻率穩(wěn)定性等優(yōu)點，不僅可以模擬各種復雜信號，還可對頻率、幅值、相移、波形進行動態(tài)及時的控制，并能夠與其它儀器進行通訊，組成自動測試系統(tǒng)，因此被廣泛用于自動控制系統(tǒng)、振動激勵、通訊和儀器儀表領域。不久以后，Analogic公司推出了型號為Data2020的多波形合成器，Lecroy公司生產的型號為9100的任意波形發(fā)生器等。同時可以利用一種強有力的數學方程輸入方式，復雜的波形可以由幾個比較簡單的公式復合成v=f(t)形式的波形方程的數學表達式產生。不過現在新的臺式儀器的形態(tài)，和幾年前的己有很大的不同。利用硬件編程語言設計乘法器，實現波形的幅度調制功能。DMA方式輸出信號，可以大大提高信號的數據輸出速率。但其取樣時頻率較高，對硬件的要求也較高，而且常需多級分頻或采用高性能的鎖相環(huán)，其中分頻式的任意波形發(fā)生器頻率分辨率低，鎖相式的任意波形發(fā)生器頻率切換速度慢。頻率合成理論早在30年代就開始提出，迄今為止已有70年的發(fā)展歷史。而且頻率范圍越寬，寄生分量也就越多。它在無線電技術的各個領域得到了很廣泛的應用。信號源的一個重要指標就是能輸出頻率準確可調的所需信號。：頻譜純度以雜散分量和相位噪聲來衡量，雜散分量為諧波分量和非諧波分量兩種，主要由頻率合成過程中的非線性失真產生，相位噪聲是衡量輸出信號相位抖動大小的參數。DDS直接從“相位”的概念出發(fā)進行頻率合成。相位累加器利用Nbit二進制加法器的溢出特性來模擬理想正弦波的相位周期。再由D/A完成數字抽樣信號到連續(xù)時域信號的轉換，D/A輸出的臺階信號再經低通濾波器平滑可以得到精確的連續(xù)正弦信號波形。當然隨著技術的發(fā)展，這些問題正在逐步得到解決。FPGA采用了邏輯單元數組 LCA(Logic Cell Array)這樣一個新概念，內部包括可配置邏輯模塊CLB(Configurable Logic Block)、輸出/輸入模塊IOB(InputBlock.、OutputBlock)和內部聯機(Interconnect)三個部分，如圖26所示。FPGA具有靜態(tài)可重復編程和動態(tài)在線系統(tǒng)重構的特性，使得硬件功能可以像軟件一樣通過編程來修改。Altera公司FPGA器件CycloneII系列的組成主要包括：(l)邏輯數組，由多個邏輯數組塊(Logic Array Blocks，LABs)排列而成，用于實現大部分邏輯功能；(2)在芯片四周分布著可編程的輸入輸出單元(InPut/OutPut Elements，IOEs)，提供封裝引腳與內部邏輯之間的連接接口；(3)豐富的多層互連結構的可編程聯機；(4)片上的隨機存取塊狀RAM；(5)鎖相環(huán)(PLL)，用于時鐘的鎖定與同步、能夠實現時鐘的倍頻和分頻；(6)高速的硬件乘法器，有助于實現高性能的DSP功能。因此，FPGA的使用靈活?；赟RAM編程方式的FPGA器件多采用主動方式配置，每次重新上電后，FPGA器件可以控制專用的串行配置存儲器件對其進行配置。由于Verilog HDL既是機器可讀的語言也是人類可讀的語言，因此它支持硬件設計的開發(fā)、驗證、綜合和測試；硬件數據之間的通信；硬件的設計、維護和修改。模塊的功能描述可以是結構級的、行為級的、也可以是結構級和行為級的混合。：將源文件調入邏輯綜合軟件進行綜合，即把語言綜合成最簡的布爾表達式和信號的連接關系。接下去，再用現場可編程門陣列FPGA自動布局布線工具，把網表轉換為要實現的具體電路布線結構。，并將它們鏈接起來生成編程文件。：將設計綜合后的網表文件映射到實體器件的過程，包括 Fitter工具、約束編輯器、布局圖編輯器、芯片編輯器和增量布局連線工具。在圖31中設當文本框內設置路徑、名稱和頂層實體名，名稱和頂層實體名必須相同，且不能用中文名。圖32審查工程選擇File→New命令，顯示如圖34界面，選擇Verilog HDL File，單擊OK按鈕，進入源文件編輯區(qū)，輸入源程序并保存文件，將Verilog源程序添加進工程，即Add Current File To Project。圖33乘法器 Diagram/Schematic File并添加模塊電路 II軟件里選擇File→New打開新建文件夾對話框，選擇Block Diagram/Schematic File，單擊OK，即建立了一個空的頂層模塊。近來，CPLD及FPGA的發(fā)展為實現DDS提供了更好的技術手段。用FPGA可以非常方便的實現DDS系統(tǒng)的數字電路環(huán)節(jié)，且可現場編程進行電路的修改。設計時分兩大部分進行，波形模塊和外圍電路模塊。相位累加器高8位作為地址進行ROM表查詢，本設計ROM表中存儲正弦數據，用于生成正弦波形，ROM表中也可存儲其它波形數據，生成任意波形。如圖39所示，系統(tǒng)共有多個輸入信號和1個輸出信號。此信號用3位二進制表示，當max位高電平的時候進行放大，相仿的情況下位縮小。頻率寄存器模塊功能設計的VerilogHDL程序如下：library ieee。ARCHITECTURE one of reg_fcw isBEGIN PROCESS(clk,rstn)begin if rstn=39。 THEN DATA=FCW。相位寄存器將累加和送回加法器輸入端用于下一次計算，取高8位作為ROM地址，同時送入鋸齒波模塊、方波模塊和三角波模塊。 use 。圖44 32位加法器功能仿真該模塊主要功能是寄存上一次相位累加和，取累加和高9位作為ROM數據表的地址。相位寄存器模塊功能設計的VerilogHDL程序如下：library ieee。end dff32 。 then t=data。根據設計，截取相位累加器的高9位作為ROM尋址的位數。圖48波形數據工作空間中的數據如下圖所示：程序進行波形仿真結果如下所示：該模塊主要功能是生成方波波形。 wave: out integer range 0 to 255 )。方波模塊功能設計的VHDL程序如下：LIBRARY IEEE。在軟件工具Quartus II的編譯和波形仿真后得到的波形如圖412所示。 wave: out integer range 0 to 255 )。Data：輸入的數據Data_out:處理后輸出的數據仿真波形圖如下所示：如果輸入的MAX_MIN是高電平，則data_out=data*set，如果是低電平，則data_out=data/set。頻率控制字若較小，則產生波形的周期將會很大，可能無法形象的觀察到仿真波形。圖52三角波圖53鋸齒波 方波結論本設計采用自上而下的設計方法，詳細闡述了函數信號發(fā)生器的系統(tǒng)設計，系統(tǒng)可實現任意波形和固定波形的輸出。在四個月課題研究的日子里，師生間結下了深厚的情誼。always (posedge loadCLK or negedge clr) Q=(!clr)?3139。 adder2 FA01 (A[1],B[1],CY[0],SUM[1],CY[1])。 adder2 FA09 (A[9],B[9],CY[8],SUM[9],CY[9])。 adder2 FA17 (A[17],B[17],CY[16],SUM[17],CY[17])。 adder2 FA25 (A[25],B[25],CY[24],SUM[25],CY[25])。input A,B,CY_IN。input clr,CLK。//use 39。 index=linspace(0,2*pi,depth)。)。)。sin_d])。assign out=data[9:2