【正文】 end sine_rom FMsine(A[31:23],FM_out)。若此時按下OK 鍵，狀態(tài)將跳到 10，同時開啟光標顯示（cursor_en=1） 。首先要將光標處的數據從 RAM 中讀出，這大約需要 3 個時鐘。表 42 模塊中用到的 LCD 控制命令195。193。 195。38 201。206。163。212。212。177。177。178。170。202。178。170。202。從 000 到 011 這四個狀態(tài)用于LCD 初始化。（2）寫數據部分將已準備好數據寫入到 LCD，如圖 413 所示。在前 顯示原數據，在后 顯示下劃線。 endelse if(pro_re) //按鍵模塊讀數據信號beginpro_data = dataram[pro_addr]。其中從地址 2 到 10存放的是頻率值，從地址 18 到 22 中存放的是相位值。依次類推最終完成數據的轉換。如圖 51 所示為初始化完成后 LCD 的顯示結果。由于該系統(tǒng)在設計時采用了 7 位十進制數據來顯示頻率值，顯示的數據最多只能達到 。232。197。193。186。191。198。178。利用 SignalTap II 嵌入式邏輯分析儀得到的波形為圖 510 所示。第二章對接數字頻率合成技術的原理做了十分詳盡的介紹，并針對 DDS 技術的各種優(yōu)點和缺點做了分析。第五章對多功能信號發(fā)生器進行了整體測試。綜上所述，本文完整地介紹了實用多功能信號發(fā)生器從設計、實現(xiàn)、調試到最后的測試的過程，并且很好地實現(xiàn)了信號發(fā)生器的實用和多功能的特點。第三章從系統(tǒng)的角度分析了實用多功能信號發(fā)生器的實現(xiàn)方案。包括對人機界面的測試和多種信號的發(fā)生的測試。利用 SignalTap II 嵌入式邏輯分析儀得到的波形為圖 57 所示。194。228。220。202。198。168。同時由于 SignalTap II 嵌入式邏輯分析儀的 RAM 容最多只能達到 32K，也就是只能記錄 32K 的數據。例如將輸出信號改為 AM 信號，載波信號頻率為10kHz，調制信號頻率為 1kHz。圖 418 數據轉換模塊的仿真結果5 系統(tǒng)測試Quartus II 軟件具有 SignalTap II 嵌入式邏輯分析儀，它提供了一種對器件進行實時測試的手段。如圖 417 所示為相位值轉換的狀態(tài)轉移圖。endelse //LCD 模塊讀數據beginLCD_en = 1。 RAM 模塊該模塊包括了 RAM 部分和協(xié)調各模塊間地址和數據信號部分。狀態(tài) 01 用于延時，延時間不小于 230ns。在 LCD 初始化完成后，系統(tǒng)會在 100 到 111 這四個狀態(tài)之間不斷的循環(huán)。h38/dat=839。218。DRA181。c0 201。218。DRAM181。80 201。LCD196。190。190。8206。214。193。189。193。最后將數據寫回 RAM 需要 2 個時鐘。LCD 上顯示波形發(fā)生模式使用了 4 個 ASCII 代碼，那么就需要向 RAM 中寫 4 次數據，每一次需要兩個時鐘，一共需要 8 個時鐘（counter 是計數器） 。圖 410 FM 信號發(fā)生模塊仿真結果 按鍵輸入模塊按鍵模塊一共要處理 KEY0 到 KEY3 四個按鍵的輸入。h0。 input [31:0]fre_word。 temp2 = temp1 / 2048。 input [8:0]phase。 always * beginif(phase PW[11:3])SPWM_out = 1239。h000。 input [8:0]phase。 圖 45 三角波發(fā)生模塊的仿真結果 鋸齒波發(fā)生模塊鋸齒波發(fā)生模塊 Verilog HDL 代碼如下：module sawtooth_gene(phase,sawtooth_out)。end endmodule模塊的 modelsim 仿真結果如圖 44 所示。圖 43 正弦波發(fā)生模塊仿真結果 方波發(fā)生模塊Verilog HDL 代碼如下：module square_gene(phase,square_out)。188。 //設定的相位超前量input [13:0]add_phase。 //累加器寄存器 assign add_phase = A[31:19]。 //頻率控制字 assign fre_word = 6439。 數據轉換模塊RAM 中存儲的數據全部為 ASCII 數據，數據轉換模塊會將 RAM 中對應位置的 ASCII 數據轉換為二進制的頻率或相位數據。在正弦波、方波、三角波、鋸齒波四種波形發(fā)生模式下，該數據表示輸出波形的偏移相位（數據范圍是 0 到 360，單位是度） ；在 PW 波形發(fā)生模式下該數據表示輸出波形的占空比（數據范圍是 0%到100%） ；在 SPWM、AM 、FM 發(fā)生模式下該數據表示調制信號的頻率（單位是Hz） 。在該模式下可以通過 KEY1 和 KEY2 對頻率或相位進行修改。為解決這個問題，這里專門設計了一個系統(tǒng)初始化模塊。179。188。170。 DAC199。176。197。　　 系統(tǒng)設計系統(tǒng)的設計主要是基于 DE2 實驗平臺，具有友好的人機交互界面?！　?QuartusAltera 的 Quartus II 可編程邏輯軟件屬于第四代 PLD 開發(fā)平臺。Verilog HDL 可以用來進行各種層次的邏輯設計，也可以進行數字系統(tǒng)的邏輯綜合，仿真驗證和時序分析等。188。DAC902 的輸出電流是兩路互補輸出的電流的總和。模塊內部帶有ASCII 碼字庫，不需要外部提供。同時，DDS 系統(tǒng)先采用數字技術構成離散信號，再將該離散信號變換成模擬信號輸出。DDS 輸出的頻率最低一般可達到幾 Hz，有的甚至可以達到 1Hz 以下。)(tr? DDS 的特點 DDS 的優(yōu)點 由于 DDS 自身的數字化結構，它具有下列優(yōu)點： （1）頻率分辨率高。210。168。207。同時令 =1，則可得a （210）)(2)(2)()( 111 trtrtut nnnAMo ??????????其中， 是調制信號， 是載波信號，兩路信號都必須由兩個完全r?)(t?獨立的電路產生。186。但是這里需要另外一個獨立的相位累加器專門為正弦波發(fā)生器提供地址信號，該相位累加器的溢出率就是調制信號的頻率。三相SPWM 是使用 SPWM 模擬市電的三相輸出，在變頻器領域被廣泛的采用。230。186。23 200。實際應用中通常是使用一個高精度的計數器來實現(xiàn)的。此時若將地址信號全部按位取反，就可以得到輸出波形，如圖 23 所示。圖 22 方波的發(fā)生（為 0 時） ，則說明此時處于方波前半個周期，這時輸出全部置 1，輸出波形為高電平。178。根據相位累加器的原理可知，該地址是隨時間線性變化的，如圖 22 所示。 相位偏移控制由相位累加器送出的相位（地址）經過查表進行從相位到幅度的轉換就可以得到需要的正弦波。位相位累加器的位數為 N，每一個取樣時鐘相位累加器都會對頻率控制字 K 進行累加。216。203。177。188。197。2 信號發(fā)生器原理 直接數字頻率合成技術的基本原理 直接數字頻率合成技術是根據奈奎斯特取樣定理，從連續(xù)信號的相位 Φ 出發(fā)將一個信號取樣、量化、編碼，最后形成一個信號函數表，并且事先存于ROM 中。信號發(fā)生器變得操作越來越簡單而輸出波形的能力越來越強。這種技術由美國學者 J．Tiercy ，M ．Rader 和 B．Gold 于 1971 年首次提出，但限于當時的技術和工藝水平，DDS 技術僅僅在理論上進行了一些探討，而沒有應用到實際中去。它能夠提供正弦波、余弦波、方波、三角波等幾種常用標準波形，產生其它波形時，需要采用較復雜的電路和機電結合的方法。文中還介紹了 Altera 公司的 DE2 多媒體開發(fā)平臺的部分功能及使用，并最終利用 DE2 平臺完成了多功能信號發(fā)生器的大部分功能。直接數字頻率合成(DDS) 是二十世紀七十年代初提出的一種全數字的頻率合成技術，其查表合成波形的方法可以滿足產生任意波形的要求。該信號發(fā)生器能輸出 8 種不同的信號，并且能對輸出信號的頻率、相位以及調制信號的頻率進行修改設定。同時還有兩個突出問題，一是通過電位器的調節(jié)來實現(xiàn)輸出頻率的調節(jié)，因此很難將頻率調到某一固定值；二是脈沖的占空比不可調節(jié)。將其與簡單電路相結合就可以精確模擬仿真各種信號。HP8770A 實際上也只能產生 8 種波形，而且價格昂貴。 202。224。247。187。198。 202。 如果相位累加器的長度為 N 位，時鐘脈沖頻率為 ，頻率控制字為 K，cf這時可得 DDS 的輸出頻率如公式 21 所示。設相位累加器輸出的相位是 n 位，當在當前相位累加器輸出的相位上疊加一個大小為 p 的數值后，現(xiàn)在輸出波形的相位相對于先前的相位就超前 ，如P?公式 23 所示。利用這一特點，可以隨時檢查地址的最高位的電平。196。 三角波發(fā)生同樣取相位累加器的最高幾位作為三角波發(fā)生器的地址。這樣就可以得到一個頻率正好等于相位累加器的溢出率的標準三角波。將計數器的值與寄存器的值作比較。199。201。214。但是這種方法比較麻煩，所以這里借鑒了前面所用過的 PWM 的發(fā)生方式。不但在頻域中已調波頻譜是基帶調制信號頻譜的線性位移，而且在時域中，已調波包絡與調制信號波形呈線性關系。201。根據前面的正弦波發(fā)生原理，輸出n212?n00 (a)(b)(a)192。213。181。mUmU?u(t)r(t)205。在進行頻率轉換時只需要修改頻率控制字，而相位累加器中的值不會發(fā)生跳變。通過事先在 RAM 中存儲波形，或通過一些數字合成的方式，DDS 可以產生任意波形。DE2 為用戶提供了豐富的外設及多媒體特性，并具有靈活而可靠的外圍接口設計。當管腳 RS 為 0 時，對模塊內部的指令寄存器操；當管腳 RS 為 1 時，對模塊內部的數據寄存器操作。 (34)SETRFOUTFSVI/32??在輸出時需要一個負載電阻將電流信號轉化面電壓信號。202。這使得工程師在功能設計，邏輯驗證階段可以不必過多考慮門級及工藝實現(xiàn)的具體細節(jié)，只需根據系統(tǒng)設計的要求施加不同的約束條件，即可設計出實際電路。改進了軟件的 LogicLock 模塊設計功能，增添了 FastFit 編譯選項，推進了網絡編輯性能，而且提升了調試能力。LCD207。162。252。175。181。205。242。該初始化數據主要用于 LCD 顯示，其中包括了頻率、相位和波形發(fā)生方式的默認值。此時按下 KEY0 可以返回普通模式，同時還可以將設定好的波形輸出。它是由 32 個 8 位存儲器構成，能存儲 32 個 ASCII 代碼。其中DAC 時鐘采用系統(tǒng)時鐘。endmodule為相位累加器代碼如下：module phase_adder(clk, rest,fre_word, add_phase)。 else A = A + fre_word。d512 * set_phase)/939。正弦波發(fā)生器模塊的 Verilog HDL 代碼如下：module sine_gene(phase,sine_out)。reg [11:0]square_out。output [11:0]triangle_out。reg [11:0]sawtooth_out。 wire [8:0]PW。 input [11:0]PW。h000。 reg [24:0]temp1,temp2,temp3。 end end sine_rom AMsine(phase,c)。 reg [31:0]temp。 end else begin temp = fre_word + temp2 2039。各狀態(tài)的功能如圖 411 所示。若按下 up 或 down 按鍵，狀態(tài)將跳到 11。 LCD 顯示模塊LCD 顯示模塊共包括了三個部分：數據準備、寫數據和光標閃爍控制。168。198。166。211。253。189。198。193。191。168。214。208。168。214。208。h06 /dat=839。狀態(tài) 110 將 LCD 第二行的首地址寫入。01 100 1/E=1,LCD=dat /E=0!rest !rest圖 413 LCD 寫數據部分狀態(tài)轉移圖（3）光標閃爍控制。endelsebeginif(key_we) //按鍵模塊寫數據信號dataram[key_addrout] = key_dataout。圖 414 RAM 的寫操作仿真結果圖 415 RAM 的讀操作仿真結果 數據轉換模塊在 RAM 中存放的數據包括了頻率值（或載波頻率）和相位值（或調制信號頻率） 。由于從 RAM 中讀數據需要延時 1 個鐘，所以 RAM 中地址 18 中的的數據會在狀態(tài) 1 中到達。以下的波形測試工具均為 SignalTap II 嵌入式邏輯分析儀。根據公式 22 可知波形發(fā)生器的頻率分辨率約為 。分別設定了幾個不同的頻率點，并利用 SignalTap II 嵌入式邏輯分析儀進行測量，測量結果如表 51 所示。179。202。246。178。208。181。圖 58 SPWM 信號 AM 信號測試載波信號頻率 90kHz，調制信號頻率 3kHz。輸出信號的頻率范圍寬、精度高。同時還介紹了系統(tǒng)設計所要使用到的硬件平臺、器件和軟件工具、硬件描述語言。例如沒有對信號發(fā)生器的輸出波形進行濾波，缺少輸出信號的幅度控制，文中提到的對基本信號的相位控制的實用性不強