【正文】 7:0] 外部密鑰輸入 data_o output[127:0] 數(shù)據(jù)輸出 ready_o output 完成信號 clk reset load_i data_i[127...0] decrypt_i key_i[127...0] ready_o data_o[127...0] Mix Columns Sub Bytes Shift Rows Add Round key Sbox Control Key Expansion 控制信號 數(shù)據(jù)輸入 密鑰 東南大學(xué)成賢學(xué)院畢業(yè)論文 15 圖 33 AES 加密電路仿真波形 位變換模塊設(shè)計 SubBytes及 Sbox 位變換模塊（ SubBytes）是一個將數(shù)組中每一個字節(jié)變換為另外一個字節(jié)的過程，且該過程中的變換為非線性的，它是一個字節(jié)大小的非線性變換。與此同時 Tcl/Tk 技術(shù)、單一內(nèi)核仿真技術(shù)和直接優(yōu)化編譯技術(shù)這些看家本領(lǐng)無疑都成為 Modelsim 軟件的加分點，這些獨有的技術(shù) 造就 了其速度快且代碼編譯不受使用平臺的限制等優(yōu)點。 HDL 提供了一種將硬件電路通過文字的形式表現(xiàn)出來的方法。而輪密鑰相加階段的逆就是用同樣的輪密鑰和分組相異或的過程。然而，抵抗力較弱，安全性存在缺陷，無法并行處理數(shù)據(jù)等等先天性的缺點也制約了其發(fā)展。 1）電子密碼本模式（ ECB） 電子密碼本模式，分組長度 128 位，若明文長度不足 128 位的話，就在空缺的數(shù)據(jù)位上添加上空字符。 密鑰加法本質(zhì)就是 128 位的異或運算。一輪 128 位關(guān)鍵是需要在每一輪的 AES 操作。利用映射元素形式 ，從 )(28GF 到 24)2(GF 是簡單的乘法逆計算反演。為了減少了一些不必要的資源浪費，字段轉(zhuǎn)換只應(yīng)用于 Sbox 計算。這是一個本原不可約多項式。乘法逆元素和仿射變換。 )()()()()()()( m o d xxxxxxx mbacbac ????? () 定義 1m o d )()()( ?? xxx mba 時， )(xb 稱為 )(xa 的逆元。 )(01234567 xbbbbbbbbb ? 012233445577)( 66 bxbxbxbxbxbxbxbb x ???????? () Li Ri F Ki Li+1 Ri+1 輪 輸 入 S 層 輪 輸 出 P 層 子密鑰 東南大學(xué)成賢學(xué)院畢業(yè)論文 6 需要注意的是，此多項式的系數(shù) ib 是一個 8 位二進(jìn)制數(shù)的每一位的數(shù)值，即 ib 非 0 即 1。明文和密鑰共同作用于 S 層，在這一步中 要完成的工作就是擾亂明文與密鑰彼此之間的聯(lián)系，使非法用戶無法從外界區(qū)分明文和密鑰，從而達(dá)到對密碼分析技術(shù)的免疫，即提高抵抗攻擊的能力。分 組密碼把明文按一定長度進(jìn)行分組，一般為 128 位，然后同長度可擴(kuò)展的密鑰分組一起被送入加密算法，經(jīng)過一系列的變換和復(fù)雜運算，最終將明文分組轉(zhuǎn)換成位寬相同的密文分組，加密過程至此結(jié)束。 東南大學(xué)成賢學(xué)院畢業(yè)論文 3 表 11 ASIC 與 FPGA 性能對比 FPGA ASIC 數(shù)據(jù)并行處理 可并行 可并行 流水線 支持 支持 密鑰訪問權(quán)限 一般 嚴(yán)格 速度 較軟件實現(xiàn)方法快 非?？? 字長 可變 可變 抗干擾 一般 強 是否能進(jìn)行 功能配置 是 否 設(shè)計周期 較軟件實現(xiàn)方法長 很長 開發(fā)成本 昂貴 較貴 測試成本 昂貴 較貴 維護(hù)及更新成本 昂貴 較貴 描述硬件所使用的語言 Verilog HDL、 VHDL Verilog HDL、 VHDL 總的來說， AES 加密算法的軟件實現(xiàn)方法雖然具有便捷、經(jīng)濟(jì)，使用靈活，方便移植等優(yōu)點。 軟硬件實現(xiàn)方式的介紹 其實要想實現(xiàn) AES 算法有兩種手段，即軟件實現(xiàn)和硬件實現(xiàn)。 早在上世紀(jì)末， NIST 就 預(yù) 見到在不久的將來對新的更安全的加密標(biāo)準(zhǔn)的迫切需求，因此， NIST開始在全球范圍征集優(yōu)秀的加密算法。 數(shù)據(jù)加密標(biāo)準(zhǔn)的研究現(xiàn)狀 DES 聯(lián)邦加密標(biāo)準(zhǔn)是從 1972 年開始提出計劃，并歷時 4 年，克服種種困難，在全球各優(yōu)秀的加密算法中鶴立雞群，在 1976 年一舉拿下美國聯(lián)邦標(biāo)準(zhǔn)的 桂冠。加密技術(shù)和密碼分析技術(shù)兩者相互矛盾，多年以來它們相互競爭，于斗爭中加密技術(shù)飛速發(fā)展。就拿我們息息相關(guān)的現(xiàn)實生活來說，我們的私人賬號，個人密碼，網(wǎng)絡(luò)賬戶資料等信息在互聯(lián)網(wǎng)上的傳輸交換過程都離不開加密技術(shù)，有了足夠安全的加密方法，我們才能更從容地享受信息時代的極大便利性。最后給出了用 SYNOPSYS 的 DC 和 ASTRO 進(jìn)行 綜合以及 自動布 線的設(shè)計過程。 學(xué)生簽名 : 日 期 : I 基于 Verilog HDL 的 AES 加密電路設(shè)計 摘 要 現(xiàn)在的信息化社會，計算機(jī)技術(shù)正飛速地朝著 快速、便攜方向發(fā)展，這就意味著電子形式的數(shù)據(jù)及個人信息正逐漸被我們廣泛使用。 本課題正是在這樣的背景下提出的，目的是基于 Verilog HDL 設(shè)計一個 AES 加密電路。 Algorithm 。因此，從 1997年 1 月開始，美國國家標(biāo)準(zhǔn)與技術(shù)研究所 （ NIST） 高瞻遠(yuǎn)矚地開始征集新一代的加密標(biāo)準(zhǔn)，并在 20xx年 11 月公布了高級數(shù)據(jù)加密標(biāo)準(zhǔn) （ AES） ，從此確立了 AES 加密算法在數(shù)據(jù)加密算法領(lǐng)域不可動搖的地位。 本文的主要研究對象是傳統(tǒng)的基于數(shù)學(xué)的密碼理論。 然而，在瞬息萬變的今天，新生事物層出不窮，計算機(jī)領(lǐng)域的更新?lián)Q代速率更是驚人的快。 課題主要研究內(nèi)容 設(shè)計流程的介紹 要設(shè)計一個 AES 加密電路，其核心就是 AES 加密算法的實現(xiàn)。 缺點：安全性能堪憂，處理速率不高，運行效率較低。另外，由于本次畢設(shè)的最終要求是完成版圖的設(shè)計，所有工作都是基于模擬層面， 不需要制作出昂貴的板子，所以課題要求選擇用抗干擾能力更強的 ASIC 方法來實現(xiàn)AES 加密電路。 圖 21 迭代型分組密碼結(jié)構(gòu) 從結(jié)構(gòu)上來看的話，迭代型分組密碼又可以往下細(xì)分成三大類，包括 Feistel 結(jié)構(gòu)、 SP 結(jié)構(gòu)以 及其它結(jié)構(gòu)。 AES 加密算法的數(shù)學(xué)理論 含有有限個元素的域 有限域的，我們把它定義成一個域中包含的要素的個數(shù)是有限的，且這個集合中單個要素的個數(shù)我們將它定義成有限域的階。 舉個例子，十六進(jìn)制數(shù) {A3}? {89}多項式計算如（ ）所示。那么乘積結(jié)果減 )(xm ，與 16 進(jìn)制數(shù) {1B} 異或。表中數(shù)據(jù)的大小是 8 位 16*16即 256 x 8 位的 ROM，數(shù)據(jù)規(guī)模不大，可以以一個簡單的方式與現(xiàn)代設(shè)計工具相結(jié)合。以下列舉兩個方法： (1)結(jié)合表 21 進(jìn)行查表； (2)使用 CAD 工具優(yōu)化邏輯功能，合成并優(yōu)化邏輯函數(shù)，計算元素的反演 )(28GF 。然而，總的來，我們必須把 )2( kGF 中的元素映射到mnGF )2( ，其中 mnk? 。 令數(shù)據(jù)字節(jié)表示成cbxbcA ??? }{ ，那么 qpxpqAB ???? ? }{1 。 S 盒如表 21 所示。因此，可想而知在我們現(xiàn)實生活的應(yīng)用中，所要加密的明文位寬不可能完全一致，有可能高于或低于分組長度，鑒于現(xiàn)實應(yīng)用的多樣性， AES 加密算法就有必要應(yīng)用不同的工作模式，這樣才能達(dá)到最優(yōu)的工作效率。該模式的流水線是串行模式，加密結(jié)構(gòu)牽一發(fā)而動全身，明文分組的一絲變化，都會導(dǎo)致密文分組的連鎖反應(yīng)。 ③密鑰加層：進(jìn)行輪密鑰加變換（ AddRoundKey），控制子密鑰的產(chǎn)生，使明文與擴(kuò)展出的密鑰更有效地結(jié)合。 圖 23 明文分組長度為 128bit，輪數(shù)為 10 的 AES 加、解密流程圖 輪密相加 明 文 輪密相加 字節(jié)代換 行變換 列變換 輪密相加 字節(jié)代換 行變換 列變換 輪密相加 字節(jié)代換 行變換 輪密相加 逆向行變換 逆向字節(jié)代換 輪密相加 逆向列變換 逆向行變換 逆向字節(jié)代換 輪密相加 逆向列變換 輪密相加 逆向字節(jié)代換 逆向行變換 擴(kuò)展密鑰 密 鑰 明 文 密 文 密 文 第一輪 第九輪 第十輪 第一輪 第九輪 第十輪 …… …… 東南大學(xué)成賢學(xué)院畢業(yè)論文 12 本章總結(jié) 本章節(jié)著重介紹了 AES 加密算法的工作原理，從其數(shù)學(xué)理論基礎(chǔ)，到 AES 加密算法的模塊介紹，再到其總體工作流程的剖析，全方位地展示了 AES 加密算法的基本結(jié)構(gòu)。硬件描述語言發(fā)展至今，已經(jīng)衍生出了多種針對于不同應(yīng)用目的硬件描述語言。 Key Expansion 模塊是密鑰擴(kuò)展模塊，主要作用是完成密鑰的擴(kuò)展和子密鑰的輸出。位變換模塊外部接口如圖 35 所示。 clk reset start_i data_i[127...0] decrypt_i sbox_data_i[7...0] ready_o data_o[127...0] sbox_data_o[7...0] sbox_decrypt_o 東南大學(xué)成賢學(xué)院畢業(yè)論文 17 圖 38 列混合變換過程 圖 39 列混合變換 Mixcolumns 模塊外部接口 圖 310 列混合變換 Mixcolumns 模塊仿真波形 密 鑰擴(kuò)展模塊設(shè)計 keysched 密鑰擴(kuò)展模塊是整個 AES 加密電路中比不可少的一部分， AES 算法的可靠性就是依賴于密鑰的保密程度。密鑰擴(kuò)展模塊狀態(tài)機(jī)及外部接口分別如圖 31312 所示，仿真波形如圖 313 所示。映射：綜合器根據(jù)外部施加的一定條件（包括時序和電路面積的限制等），從已知的工藝庫中搜索符合條件的元器件來組成實際電路。 DC 生成的門級電路和報告 如圖 4 4 4 44 所示，為 DC 綜合后的門級電路圖。 通過查閱資料，對 AES 加密算法進(jìn)行了從數(shù)學(xué)基礎(chǔ)到算法流程的詳細(xì)的研究，并將 AES 加密算法分成 7 個模塊。當(dāng)我終于從考研、畢設(shè)、找工作這一件件瑣事中抽身而出時，才發(fā)現(xiàn) 四年的大學(xué)生活已然走到盡頭。 Choomchuay, S. A FPGA design of AES core Architecture for portable hard disk [C]. Proc of Eighth International Joint Conference on Computer Science and Software Engineering , 20xx. 223 – 228. [6] 新一代數(shù)據(jù)加密標(biāo)準(zhǔn) —— AES，王先培，張愛菊，熊平，張?。ㄎ錆h大學(xué)電子信息學(xué)院， 武漢 430072） [7] 針對 AES 加密算法的研究及其 FPGA 實現(xiàn)，王亮，上海師范大學(xué)， 20xx [8] AES 加密算法的 FPGA 高速設(shè)計 ,邵金祥 ,西南石油學(xué)院， 20xx [9] FPGA 系統(tǒng)設(shè)計與實踐，黃智偉主編，電子工業(yè)出版社， 20xx [10] 集成電路設(shè)計寶典，李貴宏、謝世鍵編著，電子工業(yè)出版社， 20xx [11] 簡評 AES 工作模式，吳文玲，中國科學(xué)院軟件研究所，中國科學(xué)院信息安全技術(shù)工程 研究中心 [12] CMOS 電路設(shè)計布局與仿真， [美 ] Baker 等著，陳中建主譯，機(jī)械工業(yè)出版社， 20xx [13] LIB: CSMC Mixed Signal Analog Process Design Kit CADC0001 6A11 [14] 基于 AES 算法的 FPGA 實現(xiàn)技術(shù)研究，張悅，段哲民，吳曉成，西北工業(yè)大學(xué) [15] 加密算法的四種主要模式，何畏，合肥工業(yè)大學(xué)管理學(xué)院， 230009