【正文】 級電路 2 東南大學(xué)成賢學(xué)院畢業(yè)論文 22 圖 44 AES 門級電路 3 如圖 4 4 47 所示，為 DC 過程生成的報(bào)告。 綜合和布局布線 過程概述 本次試驗(yàn)利用 DC 實(shí)現(xiàn)生成 .v， .sdf 和 .sdc 文件，然后利用 Astro 進(jìn)行版圖的生成。 在使用 synopsys DC 進(jìn)行綜合時(shí)，工藝庫，目標(biāo)庫，標(biāo)志庫等參數(shù)是必不可少的， DC 工具在工作時(shí)就是根據(jù)這些參數(shù)來確定所使用的相關(guān)算法及優(yōu)化方案的。綜合過程包括轉(zhuǎn)譯（ Translation）、優(yōu)化 (Opitimization)和映射 (Mapping)這三個(gè)步驟。 圖 311 keysched 模塊狀態(tài)機(jī) 圖 312 keysched 模塊外部接口 圖 313 keysched 模塊仿真波形 加密模塊 Testbench設(shè)計(jì) 該模塊的目的就是驗(yàn)證在給予 AES 加密模塊相同的明文、完全一致的密鑰時(shí)，輸出結(jié)果是否相同。 S’0,0 S’0,1 S’0,2 S’0,3 S’1,0 S’1,1 S’1,2 S’1,3 S’2,0 S’2,1 S’2,2 S’2,3 S’3,0 S’3,1 S’3,2 S’3,3 S0,0 S0,1 S0,2 S0,3 S1,0 S1,1 S1,2 S1,3 S2,0 S2,1 S2,2 S2,3 S3,0 S3,1 S3,2 S3,3 S0,0 S1,0 S2,0 S3,0 S’0,0 S’1,0 S’2,0 S’3,0 Mixcolumns clk reset start_i data_i[127...0] decrypt_i ready_o data_o[127...0] 東南大學(xué)成賢學(xué)院畢業(yè)論文 18 這 兩種密鑰擴(kuò)展方案理論上都是可行的，然而并行擴(kuò)展密鑰在解密過程中的第一個(gè)子密鑰是加密過程中最后一輪的子密鑰，因此，解密過程就必須要在這一輪加密結(jié)束后才能開始。在 AES 算法中，初始密鑰通過密鑰擴(kuò)展模塊進(jìn)行變換，從而產(chǎn)生每一輪加密運(yùn)算中所需要的輪密碼。因此，列混合變換實(shí)際就是對字變換和字節(jié)變換的調(diào)用。位變換（ SubBytes）模塊仿真波形如圖36 所示。 東南大學(xué)成賢學(xué)院畢業(yè)論文 14 圖 31 AES 加密總體架構(gòu) 圖 32 AES 加密模塊頂層外部接口示意 表 31 AES 加密模塊部分端口說明 端口名稱 端口類型 端口描述 load_i input 數(shù)據(jù)加載 decrypt_i input 加密控制 data_i input[127:0] 數(shù)據(jù)輸入 key_i input[127:0] 外部密鑰輸入 data_o output[127:0] 數(shù)據(jù)輸出 ready_o output 完成信號 clk reset load_i data_i[127...0] decrypt_i key_i[127...0] ready_o data_o[127...0] Mix Columns Sub Bytes Shift Rows Add Round key Sbox Control Key Expansion 控制信號 數(shù)據(jù)輸入 密鑰 東南大學(xué)成賢學(xué)院畢業(yè)論文 15 圖 33 AES 加密電路仿真波形 位變換模塊設(shè)計(jì) SubBytes及 Sbox 位變換模塊（ SubBytes）是一個(gè)將數(shù)組中每一個(gè)字節(jié)變換為另外一個(gè)字節(jié)的過程，且該過程中的變換為非線性的，它是一個(gè)字節(jié)大小的非線性變換。 Control 模塊控制電路選擇加密或解密模塊實(shí)現(xiàn)不同的功能。與此同時(shí) Tcl/Tk 技術(shù)、單一內(nèi)核仿真技術(shù)和直接優(yōu)化編譯技術(shù)這些看家本領(lǐng)無疑都成為 Modelsim 軟件的加分點(diǎn)，這些獨(dú)有的技術(shù) 造就 了其速度快且代碼編譯不受使用平臺的限制等優(yōu)點(diǎn)。 它們一般面向特定的領(lǐng)域、針對特定的應(yīng)用、采用特定的層次，訂制程度高，但是由于彼此之間缺乏相應(yīng)的通用標(biāo)準(zhǔn)，因而基本不能跨領(lǐng)域通用。 HDL 提供了一種將硬件電路通過文字的形式表現(xiàn)出來的方法。此外，本章章首還對分組密碼以及分組密碼的兩種主要結(jié)構(gòu)進(jìn)行了介紹，雖說不很詳盡，但是也簡要概括了分組密碼的結(jié)構(gòu)流程和工作模式。而輪密鑰相加階段的逆就是用同樣的輪密鑰和分組相異或的過程。 AES 的算法結(jié)構(gòu)非常簡單，以一個(gè)明文分組長度為 128bit，輪數(shù)為 10 的加、解密整體結(jié)構(gòu)為例。然而，抵抗力較弱，安全性存在缺陷，無法并行處理數(shù)據(jù)等等先天性的缺點(diǎn)也制約了其發(fā)展。 3) 密碼反饋模式（ CFB） 密碼反饋模式，初始向量位于一串?dāng)?shù)據(jù)的最高位，加密完成后最前面的 8 比特與明文最初 8 比特進(jìn)行異或運(yùn)算，生成密文最初 8 比特。 1）電子密碼本模式（ ECB） 電子密碼本模式，分組長度 128 位，若明文長度不足 128 位的話，就在空缺的數(shù)據(jù)位上添加上空字符。確保 AES 能勝任各行各業(yè)的加密需求。 密鑰加法本質(zhì)就是 128 位的異或運(yùn)算。 表 21 SBOX 2) 行移位變換 ShiftRows 行移位變換就是以字節(jié)為單位對數(shù)據(jù)進(jìn)行循環(huán)移動，這種變換是線性的，它其實(shí)就是 SP 網(wǎng)絡(luò)結(jié)構(gòu)中 S 層的組成部分，主要作用是混淆明文與密鑰。一輪 128 位關(guān)鍵是需要在每一輪的 AES 操作。 東南大學(xué)成賢學(xué)院畢業(yè)論文 9 由 DCxxr x ??? 2)( 可以推導(dǎo)出： 1???bp () 1)( ???? cCbq () DbcCbc 2)( ???? () DbcbcC 22 ???? () 本文闡述了這種方法的擴(kuò)展數(shù)量管道狀態(tài)選項(xiàng) SBox 設(shè)計(jì)。利用映射元素形式 ，從 )(28GF 到 24)2(GF 是簡單的乘法逆計(jì)算反演。因此變換和逆變換矩陣是很重要的。為了減少了一些不必要的資源浪費(fèi)，字段轉(zhuǎn)換只應(yīng)用于 Sbox 計(jì)算。利用復(fù)合材料的使用領(lǐng)域設(shè)計(jì)的低功耗 Sbox 轉(zhuǎn)換。這是一個(gè)本原不可約多項(xiàng)式。然而當(dāng)硬件大小受到限制或者出現(xiàn)不能合并的 ROM 的時(shí)候 ,反演硬件就顯得相當(dāng)有必要性。乘法逆元素和仿射變換。 3）有限域上多項(xiàng)式的四字節(jié)運(yùn)算 有限域 )2( 8GF 中四字節(jié)表示為次數(shù)小于 4 的多項(xiàng)式。 )()()()()()()( m o d xxxxxxx mbacbac ????? () 定義 1m o d )()()( ?? xxx mba 時(shí)， )(xb 稱為 )(xa 的逆元。 二進(jìn)制計(jì)算式： 1010011? 10001010 = 00101001 多項(xiàng)式計(jì)算式： 1)()1( 353757 ????????? xxxxxxxx () 2）有限域上多項(xiàng)式的乘法運(yùn)算 多項(xiàng)式的乘法關(guān)于多項(xiàng)式的加法滿足分配律、交換律和結(jié)合律，單位元為 0x 。 )(01234567 xbbbbbbbbb ? 012233445577)( 66 bxbxbxbxbxbxbxbb x ???????? () Li Ri F Ki Li+1 Ri+1 輪 輸 入 S 層 輪 輸 出 P 層 子密鑰 東南大學(xué)成賢學(xué)院畢業(yè)論文 6 需要注意的是，此多項(xiàng)式的系數(shù) ib 是一個(gè) 8 位二進(jìn)制數(shù)的每一位的數(shù)值，即 ib 非 0 即 1。在公式 npm? 中 m 表示階， p 則代表特征值。明文和密鑰共同作用于 S 層，在這一步中 要完成的工作就是擾亂明文與密鑰彼此之間的聯(lián)系，使非法用戶無法從外界區(qū)分明文和密鑰，從而達(dá)到對密碼分析技術(shù)的免疫，即提高抵抗攻擊的能力。 SP 和 Feistel 結(jié)構(gòu)分別如圖 22(a)(b)所示。分 組密碼把明文按一定長度進(jìn)行分組，一般為 128 位，然后同長度可擴(kuò)展的密鑰分組一起被送入加密算法，經(jīng)過一系列的變換和復(fù)雜運(yùn)算，最終將明文分組轉(zhuǎn)換成位寬相同的密文分組，加密過程至此結(jié)束。 東南大學(xué)成賢學(xué)院畢業(yè)論文 4 第二章 AES 算法的原理研究 分組密碼的研究 分組密碼、序列密碼都屬于對稱密碼的范疇。 東南大學(xué)成賢學(xué)院畢業(yè)論文 3 表 11 ASIC 與 FPGA 性能對比 FPGA ASIC 數(shù)據(jù)并行處理 可并行 可并行 流水線 支持 支持 密鑰訪問權(quán)限 一般 嚴(yán)格 速度 較軟件實(shí)現(xiàn)方法快 非常快 字長 可變 可變 抗干擾 一般 強(qiáng) 是否能進(jìn)行 功能配置 是 否 設(shè)計(jì)周期 較軟件實(shí)現(xiàn)方法長 很長 開發(fā)成本 昂貴 較貴 測試成本 昂貴 較貴 維護(hù)及更新成本 昂貴 較貴 描述硬件所使用的語言 Verilog HDL、 VHDL Verilog HDL、 VHDL 總的來說， AES 加密算法的軟件實(shí)現(xiàn)方法雖然具有便捷、經(jīng)濟(jì)，使用靈活，方便移植等優(yōu)點(diǎn)。 硬件實(shí)現(xiàn)方式：優(yōu)點(diǎn)：可以方便地 設(shè)計(jì)并行處理以提高運(yùn)行速度，安全性能可靠。 軟硬件實(shí)現(xiàn)方式的介紹 其實(shí)要想實(shí)現(xiàn) AES 算法有兩種手段，即軟件實(shí)現(xiàn)和硬件實(shí)現(xiàn)。因此，該課題的首要任務(wù)就是對先前已有的 AES 算法進(jìn)行研究學(xué)習(xí)，然后再根據(jù)自己預(yù)期的功能需求對 AES 算法進(jìn)行優(yōu)化設(shè)計(jì)，包括S盒優(yōu)化、列混合變換優(yōu)化及 AES 流水線結(jié)構(gòu)優(yōu)化等。 早在上世紀(jì)末， NIST 就 預(yù) 見到在不久的將來對新的更安全的加密標(biāo)準(zhǔn)的迫切需求，因此， NIST開始在全球范圍征集優(yōu)秀的加密算法。硬件技術(shù)飛速發(fā)展，網(wǎng)絡(luò)傳輸速率空前，數(shù)據(jù)交換越來越頻繁，且數(shù)據(jù)的位寬也越來越長， DES 的淘汰落伍似乎已成定局， DES 最致命的缺陷就是密鑰長度太短， 56 位的密鑰長度已經(jīng)不能勝任許多應(yīng)用。 數(shù)據(jù)加密標(biāo)準(zhǔn)的研究現(xiàn)狀 DES 聯(lián)邦加密標(biāo)準(zhǔn)是從 1972 年開始提出計(jì)劃，并歷時(shí) 4 年，克服種種困難，在全球各優(yōu)秀的加密算法中鶴立雞群，在 1976 年一舉拿下美國聯(lián)邦標(biāo)準(zhǔn)的 桂冠。根據(jù)加、解密過程是否使用相同的密鑰，又能夠?qū)鹘y(tǒng)加密技術(shù)往下細(xì)分成私鑰和公鑰體制，即對稱和非對稱密碼體制。加密技術(shù)和密碼分析技術(shù)兩者相互矛盾，多年以來它們相互競爭，于斗爭中加密技術(shù)飛速發(fā)展。 AES 設(shè)計(jì)目的就是用于取代漸漸過時(shí)的 DES 以及其升級版本 3DES，進(jìn)入 21 世紀(jì)后， AES 算法開始走向成熟，被廣泛地應(yīng)用于各個(gè)不同領(lǐng)域，其實(shí)用性、安全性的強(qiáng)悍不容置疑。就拿我們息息相關(guān)的現(xiàn)實(shí)生活來說，我們的私人賬號，個(gè)人密碼，網(wǎng)絡(luò)賬戶資料等信息在互聯(lián)網(wǎng)上的傳輸交換過程都離不開加密技術(shù)，有了足夠安全的加密方法，我們才能更從容地享受信息時(shí)代的極大便利性。 Verilog HDL 。最后給出了用 SYNOPSYS 的 DC 和 ASTRO 進(jìn)行 綜合以及 自動布 線的設(shè)計(jì)過程。課題完成過程中的主要內(nèi)容包括 AES 加密算法的原理分析和優(yōu)化設(shè)計(jì)，以及后續(xù)的硬件實(shí)現(xiàn)。 學(xué)生簽名 : 日 期 : I 基于 Verilog HDL 的 AES 加密電路設(shè)計(jì) 摘 要 現(xiàn)在的信息化社會，計(jì)算機(jī)技術(shù)正飛速地朝著 快速、便攜方向發(fā)展，這就意味著電子形式的數(shù)據(jù)及個(gè)人信息正逐漸被我們廣泛使用。如論文涉及任何知識產(chǎn)權(quán)糾紛，本人將承擔(dān)一切責(zé)任。 本課題正是在這樣的背景下提出的，目的是基