軟硬件劃分_systemc(更新版)
【正文】 c等，時(shí)鐘作為一個(gè)特殊的對(duì)象處理sc_clock； ? 用戶自定義類型 struct packet{ char[6] source_address。 Concurrent design（并行設(shè)計(jì)） Traditional design flow Concurrent (codesign) flow HW SW Start Start HW SW Designed by independent groups of experts Designed by Same group of experts with cooperation 軟件硬件協(xié)同設(shè)計(jì)的設(shè)計(jì)流程 ? 用 HDL語(yǔ)言和 C語(yǔ)言進(jìn)行系統(tǒng)描述并進(jìn)行模擬仿真和系統(tǒng)功能驗(yàn)證； ? 對(duì)軟硬件實(shí)現(xiàn)進(jìn)行功能劃分，分別用語(yǔ)言進(jìn)行設(shè)計(jì)，并將其綜合起來進(jìn)行功能驗(yàn)證和性能預(yù)測(cè)等仿真確認(rèn) (協(xié)調(diào)模擬仿真 )； ? 如無(wú)問題則進(jìn)行軟件和硬件詳細(xì)設(shè)計(jì)； ? 最后進(jìn)行系統(tǒng)測(cè)試。 } 模塊的端口 ? 模塊的端口使數(shù)據(jù)能夠在模塊間通過，模塊之間通過信號(hào)將端口連接起來。 ? 名字關(guān)聯(lián)：利用名字的一一對(duì)應(yīng)來連接信號(hào)和模塊的端口。 SystemC的基本進(jìn)程 ? 方法進(jìn)程 SC_METHOD： SC_METHOD(proc)。 ? SC_THREAD類進(jìn)程使用 wait()掛起，當(dāng)敏感表有事件發(fā)生，線程進(jìn)程被激活運(yùn)行，直到遇到新的 wait()語(yǔ)句再重新掛起。 ? SystemC調(diào)度器到底要跟蹤哪些信號(hào)，使用sc_trace(trace_file,object, “name)。 ? SystemC允許用戶自定義通道。 ? 分層通道能夠建模復(fù)雜的硬件模塊。 ? 需要考慮延時(shí)問題 System C include SC_MODULE(dff_rst) { sc_in_clk clk。 void dff_rst::do_it() { if(()) (0)。 end endmodule System C與 Verilog HDL的比較 SystemC的特點(diǎn) ? 高仿真速度和建模效率； ? 時(shí)序和行為可以分開建模； ? 支持從系統(tǒng)級(jí)到門級(jí)的無(wú)縫過渡； ? 支持系統(tǒng)級(jí)調(diào)試和系統(tǒng)性能分析 發(fā)展前景 ? SystemC與 VHDL和 Verilog比較 ? SystemC與使用 C語(yǔ)言描述的比較
教學(xué)課件相關(guān)推薦
鄂ICP備17016276號(hào)-1