【正文】 陣技術(shù)進(jìn)行無損檢測(cè)最主要的理論依據(jù)。 在相控陣系統(tǒng)中，各個(gè)晶片按照一定的規(guī)律分散而成 [8]，本課題研究的主要是線性分布的相控陣。 2． 2． 2 超聲相控陣的聚焦法則 相控陣的聚焦法則，是整個(gè)超聲相控陣系統(tǒng)的主要組成部分，當(dāng)相控陣中的各個(gè)晶片接收到具有不同延遲量的脈沖信號(hào)之后，就會(huì)形成不同的特性，我們將各個(gè)晶片要遵守的時(shí)序法則稱為相控陣的聚焦法則 [9]。在以往的很多設(shè)計(jì)中，延遲信息的實(shí)現(xiàn)是通過模擬開關(guān)進(jìn)行控陣的，并且由于系統(tǒng)比較龐大，數(shù)據(jù)傳輸?shù)木劢归L(zhǎng)，所以在數(shù)據(jù)的傳輸過程中，可能會(huì)造成一定程度上的誤差。 西南交通大學(xué)本科畢業(yè)設(shè)計(jì) (論文 ) 第 10 頁(yè) 第 3 章 FPGA 的實(shí)現(xiàn) 3． 1 EP3SL150 的 FPGA 硬件 3． 1． 1 FPGA StratixII（ EP3SL150 是第三代還是第二代） 系列的 FPGA 加入了一個(gè)新的邏輯結(jié)構(gòu)，盡可能大的提高了設(shè)備的性能，內(nèi)部的邏輯門陣列的密度增加到 180,000 個(gè)。在芯片內(nèi)部 LABs也是按照行和列排列的。鎖相環(huán)通常用來產(chǎn)生進(jìn)行信號(hào)的分頻或者倍頻，并且可以產(chǎn)生質(zhì)量較高的時(shí)鐘信號(hào)?？焖冁i相環(huán)提供了十分快的數(shù)據(jù)傳輸速度，可以用來進(jìn)行高速差分I/O 端口的輸入輸出。鑒相器通過產(chǎn)生一個(gè)增加或者減少的信號(hào)決定壓控振蕩器產(chǎn)生的時(shí)鐘信號(hào)的頻率應(yīng)該增加還是應(yīng)該減少。分頻因子插入到反饋回路中增加 VCO 的頻率， VCO 的輸出頻率等于 m倍的輸入?yún)⒖碱l率。 3． 2 相控陣的發(fā)射模塊 在整 個(gè)超聲相控陣延遲細(xì)分算法的實(shí)現(xiàn)過程中包含了多個(gè)模塊，并且各個(gè)模塊在時(shí)序上必須要滿足一定的時(shí)間順序，否則在每個(gè)模塊的計(jì)算過程中得不到準(zhǔn)確的數(shù)據(jù)，從而影響整個(gè)計(jì)算的結(jié)果，所以我們必須要合理的編寫一些控制信號(hào)，按照西南交通大學(xué)本科畢業(yè)設(shè)計(jì) (論文 ) 第 14 頁(yè) 一定的時(shí)序要求，使能各個(gè)模塊。 圖 33 發(fā)射控制模塊的仿真 當(dāng)全局等待信號(hào)有效 的時(shí)候，計(jì)數(shù)器停止計(jì)數(shù)，但是計(jì)數(shù)器依然保持原有的數(shù)據(jù)，整個(gè)發(fā)射控制系統(tǒng)進(jìn)入等待模式。系統(tǒng)通過自動(dòng)對(duì)這些參數(shù)進(jìn)行不斷的改變，便可以得到各個(gè)通道延遲信息的大小，最終完成整個(gè)扇形掃面系統(tǒng) [14]。 3． 3． 1 偏轉(zhuǎn)角度的掃描 該模塊主要完成三個(gè)功能：當(dāng)完成一段弧度的掃描之后使能 PO 的掃描、進(jìn)行扇形掃描中對(duì)偏轉(zhuǎn)角度的掃描、輸出 cos_F 信號(hào)判斷輸出的角度是大于 90176。在本課題中，我們采用的是扇形掃描，我們以相控陣的中心晶片為圓心，以中心晶片到聚焦點(diǎn)的距離為半徑，偏轉(zhuǎn)角度數(shù)范圍為 60176。我們?cè)O(shè)定的掃描角度總工有 20 個(gè)，當(dāng)一段角度掃西南交通大學(xué)本科畢業(yè)設(shè)計(jì) (論文 ) 第 20 頁(yè) 描完成之后， PO_en，信號(hào)有效，此時(shí)便可以進(jìn)行 PO 數(shù)值的掃描。我們令中心晶片為原點(diǎn)，左右兩個(gè)各有 8 中 i的取值，最小為 0 最大為 7,。 PO大小指的就是當(dāng)掃面的角度為 0 時(shí)，中心晶片達(dá)到聚焦位置的焦距半徑。 3． 4 算法的實(shí)現(xiàn)模塊 算法實(shí)現(xiàn)模塊式整個(gè)超聲相控陣聚焦系 統(tǒng)設(shè)計(jì)運(yùn)算的核心部分，該部分接受前面?zhèn)鱽淼臄?shù)據(jù)，在其內(nèi)部進(jìn)行一系列的運(yùn)算處理，最終輸出準(zhǔn)確的延遲信息。 在前面的設(shè)計(jì)中，掃描模塊中采用的時(shí)鐘信號(hào)為頻率為 50MHZ 的主時(shí)鐘信號(hào)，但是在運(yùn)算模塊中我們采用的是 FPGA 內(nèi)部鎖相環(huán)產(chǎn)生的 10MHZ 的時(shí)鐘作為運(yùn)算時(shí)鐘，所以為了保證掃描模塊和運(yùn)算模塊之間的數(shù)據(jù)保持同步，我們?cè)谠O(shè)計(jì)中采用兩級(jí)緩存 [17]。 圖 312 聚焦半徑掃描的頂層圖 西南交通大學(xué)本科畢業(yè)設(shè)計(jì) (論文 ) 第 22 頁(yè) 圖 313 聚焦半徑掃描的仿真圖 由仿真結(jié)果 我們可以知道，每當(dāng) PO_en 信號(hào)有效的時(shí)候， PO 的數(shù)值就在原來的基礎(chǔ)上增加 PO_r，當(dāng) PO 大于 PO_max 的時(shí)候，輸出 scan_stop 信號(hào)。 掃描的時(shí)鐘信號(hào)為 50mhz的系統(tǒng)時(shí)鐘，當(dāng)全局使能信號(hào)和 scan_n_en 信號(hào)均有效的時(shí)候，開始進(jìn)行通道數(shù)的掃描。標(biāo)志位信號(hào)為低電平，當(dāng)掃描角度大于 90176。實(shí)現(xiàn)一段弧度的掃描過程。圖 38 為偏轉(zhuǎn)角度掃描的頂層圖。圖 35 是整個(gè)掃描模塊的頂層設(shè)計(jì)圖。由仿真圖我們可以知道，在一個(gè)周期內(nèi)對(duì)聚焦偏轉(zhuǎn)角度掃面一次，但是對(duì)通道數(shù)要掃描十六次，即完成十六通道的全部掃描過程。 圖 32 發(fā)射控制模塊頂層 發(fā)射模塊的時(shí)鐘采用的是 50MHZ，在發(fā)射模塊的內(nèi)部是一個(gè)計(jì)數(shù)器，當(dāng)計(jì)數(shù)器的數(shù)值到達(dá)不同的取值時(shí)，發(fā)出不同的控制信號(hào)，使能后面的各個(gè)模塊。 VCO 的輸出可以通過六個(gè)不同的通道反饋回去。如果鑒相器的輸出電壓增加， VCO 的輸出頻率增加，反之 VCO 的輸出頻率減少。鎖相環(huán)輸入時(shí)鐘可以從五個(gè)可能的時(shí)鐘源中動(dòng)態(tài)的選擇一個(gè)時(shí)鐘作為其輸入時(shí)鐘，反饋到第一個(gè)或者第二個(gè)時(shí)鐘輸入端口。StratixII 中的鎖相環(huán)提供了完整的時(shí)鐘管理、控制設(shè)備時(shí)鐘管理的同步性、外 部系統(tǒng)的時(shí)鐘管理、可以進(jìn)行高速的 I/O 端口通信。 在本次課題的設(shè)計(jì)中，我們需要直接調(diào)用 FPGA內(nèi)部的乘法器硬核資源提高 FPGA邏輯單元的利用率，直接調(diào)用硬核資源可以確保計(jì)算結(jié)果的準(zhǔn)確性， StratixII 內(nèi)部的具有豐富的硬核乘法資源可以調(diào)用。支持一些高速的外部存儲(chǔ)器接口， I/O 接口支持很多電平標(biāo)準(zhǔn)，在 DPA 回路中支持 1G/S 的輸出傳輸速度。 西南交通大學(xué)本科畢業(yè)設(shè)計(jì) (論文 ) 第 9 頁(yè) 2． 3 總結(jié) 在整個(gè)超聲相控陣的控制系統(tǒng)中，我們不是要單單實(shí)現(xiàn)波束的聚焦或波束的偏轉(zhuǎn)，而 是要在系統(tǒng)中同時(shí)實(shí)現(xiàn)波束的偏轉(zhuǎn)和聚焦特性，所以我們必須要認(rèn)真的討論如何控制延遲聚焦的時(shí)間，運(yùn)用合理的算法實(shí)現(xiàn)最終的聚焦過程。 波束的聚焦： 當(dāng)超聲相控陣系統(tǒng)中，各個(gè)晶片發(fā)射的延遲時(shí)間呈拋物線關(guān)系的時(shí)候，發(fā)射的超聲波的波陣面會(huì)在中心軸上的某一點(diǎn)出現(xiàn)聚焦特性 [11]。并且所有通道發(fā)出的超聲波是想干波，這些相干波在空間會(huì)進(jìn)行疊加，最終實(shí)現(xiàn)穩(wěn)定的聲場(chǎng) 。在空間中，穩(wěn)定的超聲波聲場(chǎng)具 有一定的特性，但是在兩種介質(zhì)間，超聲波可能會(huì)存在一些不同的特性，所以可以通過檢測(cè)這些超聲波參量的變化，來確定被檢測(cè)物體中是否存在缺陷。描述國(guó)內(nèi)外的超聲相控陣的發(fā)展?fàn)顩r，最后介紹了課題中研究的主要內(nèi)容。 Altera 公司也根據(jù)電子 技術(shù)發(fā)展的要求，推出了一代又一代 FPGA，使得利用 FPGA 設(shè)計(jì)的成本不斷的減少，技術(shù)越來越成熟。 在國(guó)外超聲 相控陣技術(shù)研究的重點(diǎn)已經(jīng)逐步向相控陣的動(dòng)態(tài)聚焦、自適應(yīng)聚焦、高分辨率的數(shù)字成像等方面進(jìn)行發(fā)展。他們?cè)诤娇蘸教旌秃斯I(yè)方面，對(duì)超聲相控陣技術(shù)提出了更高質(zhì)量的要求。隨著壓電復(fù)合材料、計(jì)算機(jī)技術(shù)、數(shù)字電路的不斷發(fā)展，為超聲相控陣技術(shù)提供了很好的發(fā)展平臺(tái)。然而隨著 計(jì) 算機(jī)技術(shù)的發(fā)展，超聲相控陣技術(shù)得到的很快的發(fā)展，尤其在工業(yè) 發(fā)展特別迅速，數(shù)字電路的發(fā)展促進(jìn)了整個(gè)超聲相控陣技術(shù)的準(zhǔn)確性。經(jīng)過這么多年的發(fā)展，超聲波檢測(cè)技術(shù)已經(jīng)得到了十分廣泛的應(yīng)用，尤其是在工業(yè)、醫(yī)學(xué)、和石油開采等方面。 the fine delay of the delay module, we can control the multiphase clock frequency, can ultimately increase the delay module achievable accuracy. Enhanced FPGA integrated PLL can achieve multiphase clock signals, using the multiphase clock signals, we can improve the accuracy of the delay amount. This design is based on the FPGA platform, cleverly integrated with enhanced FPGA internal PLL to achieve delay subdivision algorithm hardware modelsim to verify the results on the design. Master platform is pleted scan mode sector scan, plete phased array focal law, the final output sixteen channel trigger pulse delay data. According to their actual requirements, users can manually select the coarse or fine delay time. This paper mainly discusses about several modules: algorithm module, scanning module, the delay module, the beam forming module. In the algorithm module, we use the advantage of running speed FPGA to achieve binary root operation, the traditional binary root operation using the iterative algorithm, making the whole algorithm implementation process bees relatively long. This topic simulate the process of binary prescribing hand count, using FPGA internal multiplier hardcore achieve binary root operation. 西南交通大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 第 VI 頁(yè) Throughout the project design process, we use internal FPGA integrated hardware multiplier, use enhanced integrated PLL and fast PLL system clock multiplication and division, giving us the needs of designrelated clock signal. This can greatly simplify the design of the development cycle, and can improve the design accuracy. Keywords: FPGA。主控平臺(tái)可以完成的掃描模式是扇形掃描，完成相控陣的聚焦法則，最終輸出十六個(gè)通道的觸發(fā)脈沖延遲數(shù)據(jù)?，F(xiàn)代無損檢測(cè)技術(shù)的發(fā)展趨勢(shì)就是對(duì)材料實(shí)現(xiàn)高精度、高分辨率的檢測(cè)。接著需要學(xué)習(xí) Verilog HDL 語言的開發(fā)技術(shù)的相關(guān)知識(shí)，了解其配合過程，語言特定、模塊組成部分的作用以及相關(guān)參數(shù)的調(diào)