基于fpga的數(shù)字鐘設(shè)計(jì)veriloghdl語(yǔ)言實(shí)現(xiàn)(完整版)
【正文】 快。根據(jù)鍵盤(pán)的結(jié)構(gòu)不同，采用不同的編碼方法。 美國(guó) ALTERA公司的可編程邏輯器件采用全新的結(jié)構(gòu)和先進(jìn)的技術(shù)，加上 QUARTUS II 開(kāi)發(fā)環(huán)境，更具有高性能，開(kāi)發(fā)周期短等特點(diǎn)，十分方便進(jìn)行電子產(chǎn)品的開(kāi)發(fā)和設(shè)計(jì)。 2． FPGA 簡(jiǎn)介 FPGA 概述 FPGA是現(xiàn)場(chǎng)可編程門(mén)陣列（ Field Programmable Gate Array） 的簡(jiǎn)稱(chēng)，與之相應(yīng)的 CPLD是復(fù)雜可編程邏輯器件（ Complex Programmable Logic Device） 的簡(jiǎn)稱(chēng)，兩者的功能基本相同，只是實(shí)現(xiàn)原理略有不同，所以有時(shí)可以忽略這兩者的區(qū)別，統(tǒng)稱(chēng)為可編程邏輯器件或 CPLD/PGFA。高層次設(shè)計(jì)只是定義系統(tǒng)的行為特征，可以不涉及實(shí)現(xiàn)工藝，因此還可以在廠家綜合庫(kù)的支持下，利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針對(duì)某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)化變得輕而易舉。一般情況下，這一仿真步驟可略去。 適配后時(shí)序仿真 適配報(bào)告 錯(cuò)誤 !未找到引用源。 ，產(chǎn)生多項(xiàng)設(shè)計(jì)結(jié)果：（ a）適配報(bào)告，包括芯片內(nèi)部資源利用情況 ，設(shè)計(jì)的布爾方程描述情況等；（ b）適配后的仿真模型；（ c）器件編程文件。秒計(jì)數(shù)器滿(mǎn) 60后向分計(jì)數(shù)器進(jìn)位，分計(jì)數(shù)器滿(mǎn) 60后向小時(shí)計(jì)數(shù)器進(jìn)位，小時(shí)計(jì)數(shù)器按照“ 12歸 1”規(guī)律計(jì)數(shù)。然后再利用分頻電路 ， 將其輸出信號(hào)轉(zhuǎn)變?yōu)槊胄盘?hào)，其組成框圖如圖 41。 end end always(posedge inclk or posedge reset)begin if(reset==1)begin fp2=839。 end end 圖 42 分頻電路模塊 計(jì)數(shù)模塊設(shè)計(jì)與實(shí)現(xiàn) always(posedge f1 or posedge reset) begin //時(shí)，分，秒計(jì)數(shù) if(reset==1)begin ma=439。 me=439。 if(mc==9)begin mc=439。mf=439。 end else mb=mb+1。b0。 outb=339。 outb=339。 outb=339。b0001: outa=839。 439。b01111101。b1001: outa=839。 439。b01011110。b00111111。 在此次的數(shù)字鐘設(shè)計(jì)過(guò)程中，更進(jìn)一步地熟悉有關(guān)數(shù)字電路的知識(shí)和具體應(yīng)用。b1110: outa=839。b01111100。 439。b0111: outa=839。b01100110。 439。 end default:begin outb=339。 end 339。 end 339。 end always(st)begin case (st) //outb 接譯碼器三個(gè)輸入 339。 end end 圖 43 計(jì)數(shù) 電路模塊 動(dòng)態(tài)掃描及顯示電路設(shè)計(jì)與實(shí)現(xiàn) 動(dòng)態(tài)掃描電路將計(jì)數(shù)器輸出的 8421BCD碼轉(zhuǎn)換為數(shù)碼管需要的邏輯狀態(tài)，并且 輸出數(shù)碼管的片選信號(hào)和位選信號(hào)。 end else begin if(me==9)begin
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