【正文】 要另辟存儲(chǔ)單元，直到最后輸出。最后一次迭代的蝶形類型最多，參加蝶形運(yùn)算的兩個(gè)數(shù)據(jù)點(diǎn)的間隔也最大，為2N。 10 第 三 章 FFT處理器基于 FPGA的設(shè)計(jì) FPGA因其在 EDA領(lǐng)域的眾多優(yōu)勢，正在漸漸替代 DSP處理器而成為數(shù)字信號(hào)處理硬件實(shí)現(xiàn)的新方法。對一個(gè) N點(diǎn)的 FFT變換，每一級(jí)的 N/2次蝶形運(yùn)算安排一個(gè)獨(dú)立的蝶形處理器按順序完成，總共采用 log2N個(gè)蝶形運(yùn)算單元同時(shí)進(jìn)行工作，這種形式稱為流水線處理或者級(jí)聯(lián)處理。 FFT處理器的總體設(shè)計(jì)方案 該設(shè)計(jì)采用 順序 結(jié)構(gòu)設(shè)計(jì)蝶形運(yùn)算單元 ， 同時(shí)采用雙端口 RAM存儲(chǔ)結(jié)構(gòu) 。將旋轉(zhuǎn)因子記做 WrN ，除去 r=0的因子，其余的 511個(gè)旋轉(zhuǎn)因子偶對稱。 (3)FFT運(yùn)算單元 此模塊是處理器設(shè)計(jì)的重點(diǎn)單元。 基于此， 首先對 復(fù)數(shù)乘法器 給出具體 的設(shè)計(jì) 方案。 h 0 0 1 Eq u a l 81 39。 h 0 5 39。 h 0 F s t a t e ~[ 7 . . 4 ]Eq u a l 31 39。 (3)ICR包括各種長度的連線線段和一些可編程連接開關(guān)，它們將各個(gè) CLB或 IOB連接起來，構(gòu)成特定功能的電路。 兵乓結(jié)構(gòu)如圖 35所示： 輸 入 數(shù)據(jù) 選 擇單 元輸 入 數(shù)據(jù) 選 擇單 元數(shù) 據(jù) 緩 沖模 塊 2數(shù) 據(jù) 緩 沖模 塊 2數(shù) 據(jù) 緩 沖模 塊 1數(shù) 據(jù) 緩 沖模 塊 1輸 出 數(shù)據(jù) 選 擇單 元輸 出 數(shù)據(jù) 選 擇單 元數(shù) 據(jù) 流運(yùn) 算 處理 模 塊數(shù) 據(jù) 流運(yùn) 算 處理 模 塊 圖 35 乒乓結(jié)構(gòu)示意圖 綜上所述 FFT整體模塊結(jié)構(gòu) 如圖 36所示 cl kr stst a r tI i n [ 1 1 . . 0 ]Q i n [ 1 1 . . 0 ]f f t I [ 1 1 . . 0 ]f f t Q [ 1 1 . . 0 ]cf f t 4 st a r tf a ct o r st a r ti n p u t b u syo u t d a t a e nw e nw d a t a I [ 1 1 . . 0 ]w d a t a Q [ 1 1 . . 0 ]r a d d r [ 9 . . 0 ]w a d d r [ 9 . . 0 ]O u t P o si t i o n [ 9 . . 0 ]cl k acl k bw e aa d d r a [ 9 . . 0 ]a d d r b [ 9 . . 0 ]d i a [ 1 1 . . 0 ]d o b [ 1 1 . . 0 ]cl k acl k bw e aa d d r a [ 9 . . 0 ]a d d r b [ 9 . . 0 ]d i a [ 1 1 . . 0 ]d o b [ 1 1 . . 0 ]cl ki n v e r tr stst a r tI [ 1 1 . . 0 ]Q [ 1 1 . . 0 ]I o u t [ 1 3 . . 0 ]Q o u t [ 1 3 . . 0 ]cl kD [ 1 5 . . 0 ]Q [ 1 1 . . 0 ]cl kD [ 1 5 . . 0 ]Q [ 1 1 . . 0 ]cl kr sta n g l e [ 9 . . 0 ]I [ 1 3 . . 0 ]Q [ 1 3 . . 0 ]I o u t [ 1 5 . . 0 ]Q o u t [ 1 5 . . 0 ]cl ki n v e r tr stst a r ta n g l e [ 9 . . 0 ]DE N AQP R EC L Ra d d re s s : A a d d re s sd i v 4 l i m i t : I l i m i td i v 4 l i m i t : Q l i m i tm u l f a ct o r: a m u l f a ct o rcl krs ts t a rti n v e rti n p u t b u s yo u t d a t a e nI i n [ 1 1 . . 0 ]Q i n [ 1 1 . . 0 ]I o u t [ 1 3 . . 0 ]Q o u t [ 1 3 . . 0 ]O u t Po s i t i o n [ 9 . . 0 ]b l o ckd ra m : Q ra mb l o ckd ra m : I ra mi n v _ re gro f a ct o r: a ro f a ct o rcf f t 4 : a cf f t 4 圖 36 FFT 整體模塊結(jié)構(gòu)圖 17 第 四 章 FFT的硬件 仿真 在完成了 FFT系統(tǒng) RTL設(shè)計(jì)，選用 Alterx公司的 Quartus Ⅱ進(jìn)行了最后的時(shí)序仿真測試 。旋轉(zhuǎn)因子存儲(chǔ)陣列中的數(shù)據(jù)為 cps cmscos、 、 ，其中 cos 為 8位有符號(hào)數(shù)， cps cms、分別是旋轉(zhuǎn)因子實(shí)部 cos 和虛部 sin 的和或差。計(jì)算結(jié)果為： 1 1 1 2 ( ) 5 8 8 7R jI X X C jS j? ? ? ? ? ? (41) 2 2 1 2 ( ) 18 13R jI X X C jS j? ? ? ? ? ? ? (42) 蝶形運(yùn)算器 仿真結(jié)果如圖 42 所示 ： 圖 42 蝶形運(yùn)算器仿真時(shí)序圖 仿真結(jié)果和計(jì)算結(jié)果完全一致，蝶形運(yùn)算設(shè)計(jì)正確。隨著數(shù)字信號(hào)處理領(lǐng)域?qū)Ω咚賹?shí)時(shí)性的要求，這種長度的 FFT模塊在實(shí)際應(yīng)用中的分辨率是不夠的。 建議在后續(xù)的研究工作中，進(jìn)一步優(yōu)化蝶形運(yùn)算結(jié)構(gòu)，在整體結(jié)構(gòu)上可以采用部分并行或流水的處理方法，通過增加運(yùn)算處理器來進(jìn)一步提高運(yùn)算速度。在設(shè)計(jì)的過程中，我遇到了很多算法分析和系統(tǒng)設(shè)計(jì)等方面的問題，每當(dāng)這個(gè)時(shí)候，郭 老師都會(huì)為我耐心的講解，結(jié)合一些實(shí)際例子加以說明， 為我提供了很大的幫助。 感謝所有給予過我?guī)椭娜?。我甚至感覺這半年的時(shí)間勝過我以往所學(xué)到的知識(shí)。整體結(jié)構(gòu)上也可以設(shè)計(jì)成可配置點(diǎn)數(shù)的專用FFT芯片，適應(yīng)不同的應(yīng)用場合。 本文以高速 FFT處理器的研究與 FPGA實(shí)現(xiàn)作為選題，對此進(jìn)行了詳細(xì)的 研究。 這表明采用本文的基 2算法所設(shè)計(jì)的 FFT處理器可以達(dá)到一定的處理 精度，仿真結(jié)果進(jìn)一步證明了該 FFT處理系統(tǒng)的可靠性。為防止數(shù)據(jù)溢出， cps cms和采用 9 位有符號(hào)數(shù)。 復(fù)數(shù)乘法器的 時(shí)序仿真 復(fù)數(shù)乘法器的 VHDL 設(shè)計(jì)中，需要考慮復(fù)數(shù)運(yùn)算的實(shí)現(xiàn)、運(yùn)算前后數(shù)據(jù)位寬的變化以及各數(shù)據(jù)位如何取舍等實(shí)際問題。用戶可以通過編程決定每個(gè)單元的功能以及它們的互連關(guān)系，從而實(shí)現(xiàn)所需的邏輯功能。 h 0 1 A d d 21 0 39。 h 0 rm a s k2 ~[ 4 . . 0 ]1 39。 h 0 1 6 Eq u a l 41 39。 用這種方法 大大加快 了 蝶形運(yùn)算的速度。最終設(shè)計(jì)出來的 FFT處理器是 l024點(diǎn)輸入為 12位的復(fù)數(shù)處理器。 設(shè)計(jì)中，將前 256個(gè)旋轉(zhuǎn)因子的實(shí)部、虛部的模 值存儲(chǔ)在雙口 ROM中。 地址發(fā)生器主要用于產(chǎn)生從存儲(chǔ)器調(diào)數(shù)時(shí)所需的地址，時(shí)序控制單元用來控制整個(gè)系統(tǒng)的諧調(diào)工作。 (3)并行迭代處理 11 對于每一級(jí)中的 N/2個(gè)蝶形運(yùn)算，采用 N/2個(gè)蝶形運(yùn)算單元并行工作，級(jí)與級(jí)之間順序進(jìn)行計(jì)算，這種實(shí)現(xiàn)形式稱為并行迭代處理。 FFT處理器 常用的實(shí)現(xiàn)形式 選擇合適的系統(tǒng)結(jié)構(gòu)，是提高 FFT處理器性能的關(guān)鍵 。 X(k) =???10 )(Nn nxWknN = ???14/0 )4(Nn nxWnkN4 4/ + ??? ?14/0 )14(Nn nxW nkN )14( 4/ ? + ??? ?14/0 )24(Nn nxW nkN )24( 4/ ? + ??? ?14/0 )34(Nn nxW nkN )34( 4/ ? = ???14/0 )4(Nn nxWnkN4/ +WkN ??? ?14/0 )14(Nn nxWknN4/ +WkN2 ??? ?14/0 )24(Nn nxWknN4/ + WkN3 ??? ?14/0 )34(Nn nxWknN4/ (210) 令 : G1(k)= ???14/0 )4(Nn nxWnkN4/ G2(k)= ??? ?14/0 )14(Nn nxWknN4/ G3(k)= ??? ?14/0 )24(Nn nxWknN4/ G4(k)= ??? ?14/0 )34(Nn nxWknN4/ (211) 則 : X(k)= G1(k)+ WkN G2(k)+ WkN2 G3(k)+ WkN3 G4(k) (212) X(k+N/4)= G1(k)j WkN G2(k) WkN2 G3(k)+ jWkN3 G4(k) (213) X(k+N/2)= G1(k) WkN G2(k)+ WkN2 G3(k) WkN3 G4(k) (214) X(k+3N/4)= G1(k)+j WkN G2(k) WkN2 G3(k)jWkN3 G4(k) (215) 由式 (211)到式 (214)可以得到基 4的蝶形運(yùn)算單元，如圖 22所示： 圖 23 基 4蝶形運(yùn)算單元 9 對于 N=4M點(diǎn) DFT，按 4n、 4n+ 4n+ 4n+3(n=0， 1，．．．， N／ 41)進(jìn)行分解，逐級(jí)分解直到 N/4個(gè) 4點(diǎn)的 DFT，這樣全部 DFT可分解為 log2N級(jí)蝶形運(yùn)算，每一級(jí)有 N/4個(gè)蝶形單元。這種順序看起來相當(dāng)雜亂，然而它是有規(guī)律的，即位碼倒序規(guī)則。例如可以把一個(gè) 8點(diǎn)的 DFT分解為四個(gè) 2點(diǎn)的 DFT，分解圖如圖 22所示。這種分解可分為兩類：一類是將時(shí)間序列 x(n)進(jìn)行逐次分解，稱為按時(shí)間抽取算法另一類將傅立葉變換序列 X(k)進(jìn)行分解，稱為按頻率抽取算法 。因此直接計(jì)算全部 X(k)需要 4 次實(shí)數(shù)乘法和 2N(N一 1)次實(shí)數(shù)加法。 一維 DFT中，設(shè) x(n)是長 為 N的序列，則其 DFT定義為： X(k)=???10 )(Nn nxWnkN ， k=0,1,…… N1 (21)其中 ： , (22) DFT把信號(hào)或?yàn)V波器從時(shí)域變換到頻域，這主要是為了研究信號(hào)或?yàn)V波器的頻率特性。 當(dāng)系統(tǒng)工作頻率為 90 MHz時(shí)，完成1024點(diǎn)輸入為 12位復(fù)數(shù)的 FFT需要 456us。除了一些專 3 用引腳外， FPGA上幾乎所有的引腳 均可供用戶使用，這使得 FPGA信號(hào)處理方案具有非常高性能的 I/O帶寬。 與 DSP相比， FPGA實(shí)現(xiàn) FFT的主要優(yōu)越性有： (1)FPGA實(shí)現(xiàn)數(shù)字信號(hào)處理最顯著的特點(diǎn)就是高速性能好。 (3)利用 FPGA來實(shí)現(xiàn) FFT算法?；?2和基 4算法是目前普遍采取的兩種算法。 因此 對 FFT算法及其實(shí)現(xiàn)方式的研究是很有意義的 。該設(shè)計(jì)采用 了 按時(shí)間 抽取基 2 算法 ， 使用改進(jìn) 的 順序 結(jié)構(gòu) 設(shè)計(jì)蝶形運(yùn)算單元 ， 同時(shí)采用雙端口 RAM存儲(chǔ)結(jié)構(gòu) ， 該設(shè)計(jì)方法 在保持處 理速度的優(yōu)勢下， 很可觀地 減少了運(yùn)算量， 經(jīng)驗(yàn)證 完成 64點(diǎn)輸入為 12位復(fù)數(shù)的 FFT需要 ， 基本上滿足了實(shí)時(shí)性的要求。 作者簽名： 日 期： I 目 錄 摘要 ............................................................Ⅱ Abstract..........................................................Ⅲ 第一章 緒論 ...................................................... 1 FFT 算法的研究現(xiàn)狀 ............................................................................................................ 1 FFT 處理器的研究現(xiàn)狀 ...