【正文】 如圖 35： c lk outres etk m c nt 1[ 3. . 0]k m c nt 2[ 3. . 0]k m c nt 3[ 3. . 0]k ilom et ersins t 圖 35 計(jì)程模塊元件圖 計(jì)程模塊元件圖 (如圖 35)分析： reset 為復(fù)位信號(hào)輸入端； clkout 為每行進(jìn) 100m脈沖信號(hào)輸入端； kmt1[3..0]為行駛路程的十分位； kmt2[3..0]為行駛路程的個(gè)位；kmt3[3..0]為行駛路程的十位，分別為十進(jìn)制數(shù)。 速度 模塊 計(jì)時(shí)模塊 計(jì)費(fèi) 模塊 計(jì)程模塊 總費(fèi)用 總里程 譯碼 顯示 石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計(jì) 9 速度模塊 速度模塊首先根據(jù) start 信號(hào)判斷是否開(kāi)始計(jì)費(fèi)，然后根據(jù) 對(duì) 輸入的速度檔位sp[2..0]的判斷，決定變量 kinside 的值。 （ 2） 車行駛超過(guò) 3km后，按每公里 2元計(jì)費(fèi)（在 1km車費(fèi)加 2元），車費(fèi)依次累加。 實(shí)現(xiàn)計(jì)費(fèi)器預(yù)置功能，能夠預(yù)置起步價(jià)、每公里收費(fèi)、車行加費(fèi)里程、計(jì)時(shí)收費(fèi)等。 布局布線：將 edf 文件調(diào)入 PLD 廠家提供的軟件中進(jìn)行布線，即把設(shè)計(jì)好的邏輯安放到 PLD/FPGA 內(nèi)。這些模塊可以預(yù)先設(shè)計(jì)或者使用以前設(shè)計(jì)中的存檔模塊 ， 將這些模塊存放在庫(kù)中 ， 就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用 [6]。 VHDL 語(yǔ)言的強(qiáng)大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類型。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。此后 VHDL 在電子設(shè)計(jì)領(lǐng) 域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語(yǔ)言。 使用 New Project Wizard 新建一個(gè)工程的過(guò)程： 制定工程的文件存放目錄、工程名以及最頂層的設(shè)計(jì)實(shí)體名，在默認(rèn)情況下，工程名與最頂層的設(shè)計(jì)實(shí)體名是相同的。掉電后， FPGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此， FPGA 能夠反復(fù)使用。 FPGA 內(nèi)部有豐富的觸發(fā)器和 I/O 引腳?？删幊唐骷倪壿嫻δ苊枋鲆话惴譃樵韴D描述和硬件語(yǔ)言描述，原理圖描述是一種直觀簡(jiǎn)便的方法，它可以講現(xiàn)有的小規(guī)模集成電路實(shí)現(xiàn)的功能直接用可編程器件來(lái)實(shí) 現(xiàn)，而不必去將現(xiàn)有的電路用語(yǔ)言來(lái)描述，但電路圖描述方法無(wú)法做到簡(jiǎn)練。出租車計(jì)價(jià)器的功能從剛開(kāi)始的只顯示路程，到能夠自主計(jì)費(fèi)，以及現(xiàn)在的能夠打發(fā)票和語(yǔ)音提示、按時(shí)間自主變更單價(jià)等功能。該系統(tǒng)在不改變硬件電路的前提下，具有可以重構(gòu)系統(tǒng)的功能；采用完全相同電路結(jié)構(gòu)，只要根據(jù)各地區(qū)的要求在 VHDL程序中設(shè)置各參數(shù)，就可以適應(yīng)各地區(qū)出租車不同計(jì)費(fèi)標(biāo)準(zhǔn)的需要，還可以根據(jù)各地區(qū)需求增加其他功能。 24 致 謝 23 完善 18 第 4 章 硬件環(huán)境及調(diào)試過(guò)程 14 分頻模塊仿真 13 控制電路頂層例化模塊仿真 文章首先簡(jiǎn)述了出租車控制系統(tǒng)的意義和發(fā)展現(xiàn)狀以及 VHDL語(yǔ)言的特點(diǎn)，然后介紹了出租車控系統(tǒng)的設(shè)計(jì)要求，設(shè)計(jì)思路，并給出了總體設(shè)計(jì)框圖，通過(guò)分析方框圖繪出詳細(xì)的模塊電路流程圖并寫出程序源代碼，將代碼在 Quartus II軟件上進(jìn)行編譯仿真，波形基本符合設(shè)計(jì)要求。 當(dāng)總費(fèi)用達(dá)到或超過(guò) 40 元時(shí)，每 km收費(fèi) 4 元。常用的硬件描述語(yǔ)言有 ABEL、 VHDL 語(yǔ)言等，其中 VHDL 語(yǔ)言是一種行為描述語(yǔ)言，其編程結(jié)構(gòu)類似于計(jì)算機(jī)中的 C 語(yǔ)言，在描述復(fù)雜邏輯設(shè)計(jì)時(shí)，非常簡(jiǎn)潔，具有很強(qiáng)的邏輯描述和仿真能力，是未來(lái)硬件設(shè)計(jì)語(yǔ)言的主流。 從國(guó)內(nèi)外的各種研究方法來(lái)看，實(shí)現(xiàn)出租車計(jì)費(fèi)系統(tǒng)總共有三種方案。不同國(guó)家和地區(qū)的收費(fèi)方式存在差異，即使在同一地區(qū)，不同車型的出租車其收費(fèi)方式也有差別，而且出租車還面臨幾年一次的調(diào)價(jià)或調(diào)整收費(fèi)方式等問(wèn)題。 關(guān)于 c yclone 系列相關(guān) FPGA 開(kāi)發(fā)文檔。硬件部分主要完成 出租車計(jì)費(fèi)系統(tǒng) 設(shè)計(jì)需要的 FPGA 芯片及外圍顯示 和 撥檔開(kāi)關(guān) 控制電路設(shè)計(jì)。 論文正文不少于 1 萬(wàn)字，查閱文獻(xiàn)資料不少于 10 篇，其中外文文獻(xiàn) 2 篇以上，翻譯與課題有關(guān)的外文資料不少于 3000 漢字。 當(dāng)計(jì)費(fèi)系統(tǒng)在各大、中城市出租車中使用越來(lái)越廣泛，用戶對(duì)計(jì)費(fèi)器的要求也越來(lái)越高。隨著改革開(kāi)放日益深入，出租車行業(yè)的發(fā)展勢(shì)頭已十分突出，國(guó)內(nèi)各機(jī)械廠家紛紛推出國(guó)產(chǎn)計(jì)價(jià)器。在多種平臺(tái)運(yùn)行，提供易于使用的界面，并且有廣泛的特征。 以 十進(jìn)制 顯示 出租車行駛路程與車費(fèi) 。隨著城市旅游業(yè)的發(fā)展，出租車行業(yè)已成為城市的窗口，象征著一個(gè)城市的文明程度。 1 設(shè)計(jì)研究的意 義 4 第 3 章 系統(tǒng)軟件設(shè)計(jì) 7 模塊的劃分 19 芯片介紹 以出租車多功能計(jì)費(fèi)器為例 ，用戶不僅要求計(jì)費(fèi)器性能穩(wěn)定，計(jì)費(fèi)準(zhǔn)確，有防作弊功能 ； 同時(shí)還要求其具有車票打印、語(yǔ)音報(bào)話識(shí)別、電腦串行通信及稅控等功能 ； 不同國(guó)家和地區(qū)的收費(fèi)方式存在差異，即使在同一地區(qū)，不同車型的出租車其收費(fèi)方式也有差別，而且出租車還面臨幾年一次的調(diào)價(jià)或調(diào)整收費(fèi)方式等問(wèn)題。隨著微電子技術(shù)的石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計(jì) 2 迅猛發(fā)展，速度更快、集成度更高的 FPGA 不斷出現(xiàn)，芯片上包含的資源也越來(lái)越豐富，可實(shí)現(xiàn)的功能越來(lái)越強(qiáng)，這使得 FPGA 在電子電路設(shè)計(jì)中扮演的角色越來(lái)越重要。目前，業(yè)界大量可編程邏輯器件，尤其是現(xiàn)場(chǎng)可編程器件被大量地應(yīng)用在集成電路的制作當(dāng)中。 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array） 這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block） 、輸出輸入模塊 IOB（ Input Output Block） 和內(nèi)部連線（ Interconnect）三個(gè)部分。 FPGA 是由存放在片內(nèi) RAM 中的程序來(lái)設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的 RAM 進(jìn)行編程。 FPGA 有多種配置模式：并行主模式為一片 FPGA 加一片 EPROM 的方式；主從模式可以支持一片 PROM編程多 片 FPGA；串行模式可以采用串行 PROM編程 FPGA；外設(shè)模式可以將 FPGA 作為微處理器的外設(shè)，由微處理器對(duì)其編程。 硬件描述語(yǔ)言 VHDL 簡(jiǎn)介 VHDL 全名 VeryHighSpeed Integrated Circuit Hardware Description Language(超高速集成電路硬件描述語(yǔ)言 ),誕生于 1982 年。除了含有許多具有硬件特征的語(yǔ)句外， VHDL 的語(yǔ)言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。 VHDL 語(yǔ)言設(shè)計(jì)方法靈活多樣 ， 既支持自頂向下的設(shè)計(jì)方式 ， 也支持自底向上的設(shè)計(jì)方法 ； 既支持模塊化設(shè)計(jì)方法 ， 也支持層次化設(shè)計(jì)方法。當(dāng)硬件電路的設(shè)計(jì)描述完成以后 ， VHDL 語(yǔ)言允許采用多種不同的器件結(jié)構(gòu)來(lái)實(shí)現(xiàn)。 功能仿真：將文件調(diào)入 HDL 仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確也叫前仿真，對(duì)簡(jiǎn)單的設(shè)計(jì)可以跳過(guò)這一步，只在布線完成以后，進(jìn)行時(shí)序仿真 [8]。該項(xiàng)目主要由硬件電路設(shè)計(jì)和軟件控制兩部分 組成。 方案的確 定及功能分析： 根據(jù)方案一與方案二的對(duì)比 ，方案一不能實(shí)現(xiàn)此次設(shè)計(jì)的所有功能， 最終 選擇方案二作為本次設(shè)計(jì)方案。顯示部分由外圍設(shè)備數(shù)碼管實(shí)現(xiàn)，顯示出租車行駛路程和計(jì)費(fèi)。 計(jì)程模塊 此模塊主要用于記錄行進(jìn)的距離 。當(dāng)時(shí)間達(dá)到足夠大時(shí)則產(chǎn)生 timecount 脈沖，并重新計(jì)時(shí)。 石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計(jì) 12 計(jì) 費(fèi) 模塊元件圖 設(shè)計(jì) 運(yùn)行計(jì)費(fèi)模塊，生成 計(jì)費(fèi)模塊元件圖 ， 如圖 39： c lkres ettim ec ountc lk outk m c nt 2[ 3. .0]k m c nt 3[ 3. .0]c ount 1[ 3. .0]c ount 2[ 3. .0]c ount 3[ 3. .0]k m m oneyins t 圖 39 計(jì)費(fèi)模塊元件圖 計(jì)費(fèi)模塊元件圖 (如圖 39)分析： clk 為時(shí)鐘脈沖輸入端； reset 為復(fù)位信號(hào)輸入端； timecount 為計(jì)時(shí)脈沖輸出端； clkout 為每行進(jìn) 100m 脈沖信號(hào)輸入端； kmt2[3..0]為行駛路程的個(gè)位； kmt3[3..0]為行駛路程的十位。 基準(zhǔn)的時(shí)鐘脈沖是 實(shí) 驗(yàn)箱上提供的1KHZ 的信號(hào)，僅能滿足 控制電路模塊 所需的頻率。 模 8 計(jì)數(shù)器模塊元件圖 設(shè)計(jì) 運(yùn)行 模 8 計(jì)數(shù)器 模塊程序，生成元件圖 ， 如圖 315： clk a[2..0]seinst3 圖 315 模 8 計(jì)數(shù)器模塊元件圖 模 8 計(jì)數(shù)器模塊元件圖 (如圖 315)分析： clk 為時(shí)鐘頻率輸入端， a[2..0]為 3 位二進(jìn)制數(shù)輸出端。數(shù)碼管前三位顯示行駛里程，后三位顯示行駛花費(fèi)，中間兩位設(shè)為“ ”， 則 數(shù)碼管 顯示為 。 clk 為時(shí)鐘脈沖輸入端； reset 為復(fù)位信號(hào)輸入端； start 為開(kāi)始計(jì)費(fèi)信號(hào)輸入端； stop 為停止計(jì)費(fèi)信號(hào)輸入端； sp[2..0]為出租車狀態(tài)輸入端（停止或不同行駛速度）； sel[2..0]為 3 位二進(jìn)制數(shù)據(jù) 輸出端 ； dp為小數(shù)點(diǎn)指示信號(hào)輸出端； out[6..0]為數(shù)碼管信息輸出端。圖 47 為速度為最大檔時(shí)計(jì)程和計(jì)費(fèi)的結(jié)果顯示，此時(shí)行駛路程為 公里，車費(fèi)為 11 元。結(jié)合使用 FPGA芯片、 VHDL語(yǔ)言、 Quartus II軟件和一些外圍電路，實(shí)現(xiàn)了軟件和硬件的設(shè)計(jì)制作。如通過(guò)器件內(nèi)部編程增加時(shí)鐘功能，既可為司機(jī)和乘客提供 方便，又能為夜間行車自動(dòng)調(diào)整收費(fèi)標(biāo)準(zhǔn)提供參考； 還可以通過(guò) FPGA的輸出引線控制語(yǔ)音器件，對(duì)顧客發(fā)出問(wèn)候語(yǔ)，提醒其所要收繳的費(fèi)用等；也可以通過(guò) FPGA的輸出引線控制打印機(jī)打印發(fā)票等。 在設(shè)計(jì)過(guò)程中我也同樣遇到過(guò)不少難題，我也曾經(jīng)沮喪失落過(guò)，但在老師和同學(xué)們 的幫助下我最終完成了此次設(shè)計(jì)。 圖 48 為出租車暫停狀態(tài)下行駛里程及車費(fèi)顯示 ， 此時(shí)行駛路程為 公里，車費(fèi)為 12 元。 石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計(jì) 19 第 4 章 硬件環(huán)境及調(diào)試過(guò)程 芯片介紹 EP1C12Q240C8N 芯片圖 ， 如圖 41： 圖 41 EP1C120240C8N 實(shí)體圖 cyclone 系列 EP1C12Q240C8N 型號(hào)的 FPGA 可編程邏輯芯片。 此模塊可以控制數(shù)碼管的段碼選擇，使數(shù)碼管顯示相應(yīng)的數(shù)據(jù)。 8 選 1 選擇器模塊 本設(shè)計(jì)需用數(shù)碼管顯示行駛里程及花費(fèi) 。其中 1KHz 用于控制電路模塊， 1Hz 用于模 8 計(jì)數(shù)器模塊。 計(jì)費(fèi)模塊仿真 使用 Quartus II 對(duì)計(jì)費(fèi)模 塊進(jìn)行功能仿真 ， 如圖 310： 圖 310 計(jì)費(fèi)模塊仿真 計(jì)費(fèi)模塊仿真 (如圖 310)分析：當(dāng) reset 信號(hào)有效時(shí)，系統(tǒng)復(fù)位清零；否則，當(dāng)計(jì)時(shí)計(jì)費(fèi)信號(hào) timecount 和計(jì)程計(jì)費(fèi)信號(hào) clkout 為高電平時(shí)，按照一定計(jì)費(fèi)規(guī)則進(jìn)行計(jì)費(fèi)。這里選擇系統(tǒng) 時(shí)鐘頻率為 1KHZ，實(shí)現(xiàn)千分頻， 1HZ 控制計(jì)石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計(jì) 11 時(shí)模塊， 20s 即計(jì)數(shù)值為