【正文】 的外設(shè)是可選的 IP 核或自定制邏輯，可以根據(jù)系統(tǒng)設(shè)計(jì)要求，通過 SOPC Builder 向?qū)降慕缑娑ㄖ撇眉舻卯?dāng)?shù)?SOPC 系統(tǒng)。個(gè)開發(fā)分為四個(gè)階段。 3. 使用 Quartus 進(jìn)行硬件整體設(shè)計(jì)。通過使用 niosbuild 批處理命令或編寫 Makefile 文件，開發(fā)人員可以方便地對(duì)軟件源程序進(jìn)行編譯。 2. 轉(zhuǎn)換代碼為自啟動(dòng)代碼 應(yīng)用程序代碼完全調(diào)試通過后，還可以將執(zhí)行代碼存儲(chǔ)到開發(fā)板上的 Flash 存儲(chǔ)器中，之后，每次 Nios CPU 復(fù)位重啟后就會(huì)自動(dòng)執(zhí)行該可執(zhí)行代碼。 最后，就是基于 Nios 的 SOPC 系統(tǒng)在實(shí)際產(chǎn)品上的實(shí)現(xiàn)。編譯器可以使用數(shù)量如此多的寄存器來加速函數(shù)調(diào)用以及對(duì)本地變量的訪問。眩光，眼睛不會(huì)感到勞累干澀 。 在靜態(tài)驅(qū)動(dòng)的液晶顯示器件上，比如說用于顯示數(shù)字一個(gè) 8字段模塊，像素的背電極 BP是連在一起引出的，而 8個(gè)字段像素的段電極 SGE分別引出，如圖 321所示。液晶動(dòng)態(tài)方式基本原理是這樣的 :把液晶顯示器件的電極的制作與排布上作了加工，實(shí)矩陣型結(jié)構(gòu)，即把水平一組顯示像素的背電極短接在一起引出，稱之為行電稱公共極，用 CMO 符號(hào)表示 。因而 隨著顯示像素的增多，為了保證現(xiàn)時(shí)就需要適度的提高驅(qū)動(dòng)電壓以提高電場(chǎng)的電壓有效值或采用雙屏電極排布提高占空比系數(shù)。鎖存器的內(nèi)容作為驅(qū)動(dòng)電壓的選擇信號(hào)直接控制液晶驅(qū)動(dòng)的輸出電壓。液晶顯示驅(qū)動(dòng)控制器可以說是驅(qū)動(dòng)器的升格 — 在驅(qū)動(dòng)器內(nèi)部增加控制功能從而使液晶顯示驅(qū)動(dòng)器升格為專用的帶有顯示驅(qū)動(dòng)輸出的液晶顯示控它在原有驅(qū)動(dòng)功能的基礎(chǔ)上增加了片內(nèi)顯示緩沖區(qū)及其管理能力 。接口部有兩個(gè)通道，一個(gè)是指令通道，即指令寄存器，它用收并存儲(chǔ)微處理器發(fā)送來的指令代碼，通過譯碼器將該代碼解譯成邏輯信號(hào)，現(xiàn)液晶控制器的狀態(tài)控制 /設(shè)置功能，它還可以作為參數(shù)寄存器的地址，選通的參數(shù)寄存器 。 CP— 數(shù)據(jù)移位脈沖信號(hào)，控制數(shù)據(jù)從控制器輸出，以及顯示數(shù)據(jù)在列中的移北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計(jì) LCD 顯示控制器 27 位。它負(fù)責(zé)顯示存儲(chǔ)區(qū)的管理與操作，負(fù)責(zé)字符發(fā)生器的操作，負(fù)責(zé)將參存器的內(nèi)容轉(zhuǎn)換成相應(yīng)的顯示功能邏輯，負(fù)責(zé)將顯示數(shù)據(jù)和指令參數(shù)傳輸就顯示時(shí)序提供給顯示時(shí)鐘電路以生成液晶顯示驅(qū)動(dòng)系統(tǒng)所需的驅(qū)動(dòng)時(shí)序脈沖列，并且實(shí)現(xiàn)顯示數(shù)據(jù)向液晶顯示驅(qū)動(dòng)系統(tǒng)的傳送。 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計(jì) LCD 顯示控制器 28 第四章、 GW48PK 系統(tǒng) LCD 液晶屏使用方法 . 864A LCM 圖形液晶顯示模塊的電路特性 2864A液晶顯示模塊接口開發(fā) GDM12864A LCM 圖形液晶顯示模塊的電路特性 的電特性 配置于 GW48PK系統(tǒng)的 LCD GDM12864A是帶顯示存儲(chǔ)器的圖形液晶顯示列驅(qū)動(dòng)控制器。 序號(hào) 符號(hào) 電平 狀態(tài) 功能 1 GND 0V － 電源地 2 Vcc － 邏輯電源正 3 V0 0～ 5V － 液晶顯示驅(qū)動(dòng)電源 4 D/I H/L 輸入 寄存器選擇信號(hào) 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計(jì) LCD 顯示控制器 29 5 R/W H/L 輸入 讀／寫選擇信號(hào) 6 E H/L 輸入 使能信號(hào) 7 DB0 H/L 三態(tài) 數(shù)據(jù)總線（最低位） 8 DB1 H/L 三態(tài) 數(shù)據(jù)總線 9 DB2 H/L 三態(tài) 數(shù)據(jù)總線 10 DB3 H/L 三態(tài) 數(shù)據(jù)總線 11 DB4 H/L 三態(tài) 數(shù)據(jù)總線 12 DB5 H/L 三態(tài) 數(shù)據(jù)總線 13 DB6 H/L 三態(tài) 數(shù)據(jù)總線 14 DB7 H/L 三態(tài) 數(shù)據(jù)總線（最高位） 15 CS2 H 輸入 片選 2（高電平有效） 16 CS1 H 輸入 片選 1（高電平有效） 17 /RES L 輸入 復(fù)位信號(hào)（低電平有效） 18 VEE 輸出 LCD 驅(qū)動(dòng)負(fù)電壓 19 A 輸入 背光電源（ +） 20 K 0V － 背光電源（ ） GDM12864A 接口信號(hào)中的兩個(gè) 片選信號(hào)的組合定義見下表。此時(shí)接口電路被封鎖，不能接受除讀狀態(tài)字以外的任何操作。只有在 BUSY=0時(shí)，計(jì)算機(jī)對(duì) GDM12864A 的操作才能 有效。 ● 顯示起始行設(shè)置（ Display Start Line） RS R/W DB7 DB7 DB5 DB4 DB3 DB2 DB1 DB0 0 0 1 1 顯示起始行（ 0~63） 該指令設(shè)置了顯示起始行寄存器的內(nèi)容。 頁面地址的設(shè)置和列地址的設(shè)置將顯示存儲(chǔ)器單元唯一地確定下來，為后來的顯示數(shù)據(jù)的讀／寫作了地址的選通。 顯示控制器的設(shè)計(jì)應(yīng)模塊化，可被別人所再用，所以必須考慮與別人的接口。它不能直接實(shí)現(xiàn)一個(gè)模塊，來顯示字符。當(dāng)然這個(gè)外部輸出接口的設(shè)計(jì)與具體的液晶器件有很大關(guān)系。如一般的 CRT 顯示器，在接上源并無信號(hào)輸入時(shí)，也會(huì)顯示“ No singnal input” 等信息，表明其仍正常。操作完成后列地址計(jì)數(shù)器自動(dòng)加一。如果定時(shí)間隔地，等間距地修改（如加一或減一）顯示起始行寄存器的內(nèi)容，則顯示屏將呈現(xiàn)顯示內(nèi)容向上或向下平滑滾動(dòng)的顯示效果。若不為“ 0”，則計(jì)算機(jī)需要等待，直至 BUSY=0 為止。 ON／ OFF 表示當(dāng)前的顯示狀態(tài)。 GDM12864A 的指令功能非常簡(jiǎn)單，指令一覽表如下表所示。 顯示數(shù)據(jù)為“ 1”，相應(yīng)的像素點(diǎn)顯示；顯示數(shù)據(jù)為“ 0“，相應(yīng)的像素點(diǎn)就不顯示。這些功能由控制部的寄存器的內(nèi)容所決定。 M— 交流驅(qū)動(dòng)波形信號(hào)。 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計(jì) LCD 顯示控制器 26 圖 331 液晶顯示控制器原理框圖 液晶控制器通常都具有自 己的時(shí)鐘，也就是說液晶控制器的工作不依賴于處理器的系統(tǒng)時(shí)鐘，這樣液晶顯示控制器和微處理器在讀寫的時(shí)候就有一個(gè)握手過程。增加了與計(jì)算 機(jī)的接口電路和控制寄存器，從而形成了具備定控制能力的液晶顯示驅(qū)動(dòng)控制器，從而形成了具備有一定控制能力的液晶驅(qū)動(dòng)控制器。在交流驅(qū)動(dòng)波形 M 的變換下，驅(qū)動(dòng)輸出將產(chǎn)生不同的驅(qū)動(dòng)脈沖序從而實(shí)現(xiàn)對(duì)液晶像素的驅(qū)動(dòng)。 我們接下來再看看液晶驅(qū)動(dòng)器是怎么構(gòu)成的。液晶屏上任一像素位置都由其所在的行與列確定 [5]。在不顯示的像素電極上加入一個(gè)與背電極脈沖同相位的等幅正脈沖序列，在該像素上產(chǎn)生 0V 壓差，從而形成液晶顯示 的交流驅(qū)動(dòng)。節(jié)約能源等等。 ? 通信領(lǐng)域 ： 目前在寬帶固定無線設(shè)備，中、低端路由器， WLAN 接入點(diǎn)， DSL 路由器等方面， NiosⅡ技術(shù)已獲得了越來越多的應(yīng)用。在這個(gè)階段設(shè)計(jì)者要使用第二階段得到的硬件配置文件以及第三階段得到的軟件代碼在開發(fā)板上進(jìn)行詳細(xì)的測(cè)試。 使用片 外存儲(chǔ)器，可以分為以下兩種方法 [17]： ? 在 Nios控制臺(tái)窗口下使用 srec2flash腳本命令將 .srec格式的可執(zhí)行代碼轉(zhuǎn)換為開發(fā)板上 Flash 存儲(chǔ)器所認(rèn)可的 .flash 格式文件。 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計(jì) LCD 顯示控制器 18 3. 下載可執(zhí)行代碼到開發(fā)板 通過使用 niosrun 批處理腳本，可以將第二步編譯生成的可執(zhí)行代碼下載到開發(fā)板上，并且立即執(zhí)行代碼。 第三階段 :軟件設(shè)計(jì)階段。在這個(gè)階段我們需要解決的問題是對(duì)目標(biāo)系統(tǒng)進(jìn)行功能分析，確定系統(tǒng)的性能指標(biāo)，在此基礎(chǔ)上決定系統(tǒng)中需要采用哪些組件。 Nios的硬件設(shè)計(jì)流程就是為了定制合適的 CPU和外設(shè)，然后在 SOPC Builder和 QuartusII 中實(shí)現(xiàn)外設(shè)定義完成后，即可對(duì) Nios CPU 和各外設(shè)模塊的特性、大小及在系統(tǒng)中地址分配等進(jìn)行設(shè)定。 ● 設(shè)計(jì)技術(shù)直接面向用戶，即專用集成電路的被動(dòng)使用者同時(shí)也可能是專用集成電路的主動(dòng)設(shè)計(jì)者。 4. 可以方便地實(shí)現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體 。 、 布線。串行模式可以采用串行 PROM 編程 FPGA。 加電時(shí) ,FPGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中 ,配置完成后 ,FPGA進(jìn)入工作狀態(tài)。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的 ,既解決了定制電路的不足 ,又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。該操作完成后， EDA 軟件將產(chǎn)生針對(duì)此項(xiàng)設(shè)計(jì)的適配報(bào)告和 JED 下載文件等多項(xiàng)結(jié)果。 綜合。也就是說，綜合器是軟件描述與硬件實(shí)現(xiàn)的一座橋梁。隨著模塊的工作，不斷向 LCD 顯示控制單元輸送最新數(shù)據(jù)信息在特定的位置上顯示當(dāng)信息位置固定不變時(shí)，在顯示單元內(nèi)部定義常量，向固定位置傳送即可。一般 FPGA 的外部時(shí)鐘信號(hào)可達(dá)幾十兆赫， 但是由于一些接口電路的特性所致，這樣高頻率的時(shí)鐘不適合電路工作，所以應(yīng)該引進(jìn)時(shí)鐘分頻電路，產(chǎn)生頻率適合接口電路的時(shí)鐘信號(hào)，這樣才能便于接口電路工作。 在本設(shè)計(jì)中，主要設(shè)計(jì)了三個(gè)子模塊，分頻模塊 、 LCD 顯示模塊和執(zhí)行指令模塊 。 關(guān)鍵詞 ： LCD， FPGA， SOPC， Nios 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計(jì) LCD 顯示控制器 5 ABSTRACT Compared to other terminal display device , LCD display has the advantages of lowvoltage, micropower, the information volume . It is widely used as the maximum use of the display device in the mobile munication terminal , portable puter , GPS satellite positioning systems .LCD controller for LCD driver circuit of the core ponents realize the liquid crystal display by provide timing signals and display data For the liquid crystal display system . With highcapacity programmable logic devices continue to emerge , FPGA technology is increasingly used in large scale integrated circuit design .FPGA (Field Programmable Gate Array) is powerful, high integration , good flexibility , speed , high stability and easy to implement plex logic functions and so on .The LCD controller realized with FPGAhardware programming language is easy to integrated to a SoC system and modify to adapt to different characteristics of liquid crystal displays . It is different with the traditional embedded system design, the Nios system development is divided the hardware development and the software develops two flows, SOPC is the certain oute of programmable technique developing. As the technology of SOC and PLD/FPGA bined, integrated the advantages of both, adapt to the application domain of both. Modern society, information technology based on puter has a rapid development of information technology and information has an explosive growth. Human visual information is obtained