【正文】 .................................................................................4 VHDL 的優(yōu)點 ..................................................................................................................5 VHDL 設(shè)計硬件電路的方法 .........................................................................................6 第二章 HDB3 碼的編譯規(guī)則 ................................................................................................................................9 ............................................................................................. 9 HDB3碼的編碼規(guī)則 ............................................................................................... 9 HDB3碼的譯碼規(guī)則 ..............................................................................................10 HDB3碼的檢錯能力 ..............................................................................................10 第三章 HDB3 編碼器的 FPGA實現(xiàn) ................................................................................................................11 編碼器實現(xiàn)分析 ................................................................................................... 11 HDB3編碼器的設(shè)計思 路 ....................................................................................... 11 4 連‘ 0’的檢出加 V 及判 ?1?極性 ...........................................................................11 取代節(jié)選取 ....................................................................................................................11 設(shè)計建模 .............................................................................................................12 4 連 0 的檢出， AMI 編碼及插 V.............................................................................. 13 補 B................................................................................................................................ 14 軟件仿真 .............................................................................................................15 第四章 HDB3譯碼器的 FPGA 實現(xiàn) ..................................................................................................................... 16 譯碼器的實現(xiàn)分析 ...............................................................................................16 HDB3編碼器的設(shè)計思路 .......................................................................................16 V 的檢測 ........................................................................................................................ 16 扣 V 扣 B ........................................................................................................................ 16 iv 設(shè)計建模 .............................................................................................................17 V 碼、誤碼 檢測 ............................................................................................................ 17 扣 Ｖ 扣 Ｂ 的實現(xiàn) .......................................................................................................... 18 軟件仿真 .............................................................................................................19 第五章 結(jié)論 .......................................................................................................................................................... 21 致 謝 ................................................................................................................................................................ 22 參考文獻 ................................................................................................................................................................ 23 附 錄 ................................................................................................................................................................ 24 A. HDB3 編碼器的 VHDL 完整程序 ..........................................................................24 B. HDB3 譯碼器的 VHDL 完整程序 ..........................................................................27 1 第一章 前言 HDB3碼的簡述 在數(shù)字傳輸 系統(tǒng)中，其傳輸對象通常是二元數(shù)字信息。 本 科 生 畢 業(yè) 論 文 題 目： 基于 FPGA 的 HDB3 編譯碼器設(shè)計 院 系： 信息科學與技術(shù)學院 專 業(yè)： 電子信息科學與技術(shù) 學生姓名： 許興旺 學 號： 04372020 指導教師： 陳云洽 副教授 （職 稱） 二〇〇 八 年 四 月 i 摘 要 HDB3 碼是基帶傳輸碼型之一，其具有無直流 分量 、 低頻分量少 、連 0 數(shù)不超過3 個等特點，有利于信號的恢復和檢驗，因而被廣泛得到應(yīng)用。一般使用限的離散的波形來表示數(shù)字信息。 在 一般傳輸系統(tǒng)中，為了節(jié) 省頻帶 從 而 不傳輸 定時信息 ，必須在接 收 端從相應(yīng)的基帶信號中加以提取。由于芯片數(shù)目的減少，印制皮面積縮小，可使系統(tǒng)規(guī)模全面縮減，從而降低成本，還可大大提高系統(tǒng)的可靠性。配置數(shù)據(jù)可存儲于片外的 EPROM 或其他存儲體上。 （ 6） FPGA 的邏輯單元陣列可以將 設(shè)計功能進行更細的劃分，可充分地利用單元內(nèi)的各種資源，但同時也加大了邏輯優(yōu)化和時序分析地難度。 在現(xiàn)代電子設(shè)計技術(shù)領(lǐng)域中， EDA 技術(shù)已成為主要的設(shè)計手段。 1983 年， IBM、 TI 和 Intermetrics 公司共同組成開發(fā)小組，開發(fā)小組的工作任務(wù)就是提出語言版本和軟件開發(fā)環(huán)境。 縱觀 VHDL 的發(fā)展過程， VHDL 不但適應(yīng)了當今 EDA 技術(shù)的發(fā)展，反過來它還變革性地促進了 EDA 技術(shù)的進步。 2）可讀性好、易于修改 在硬件電路設(shè)計過程中，主 要的設(shè)計文件是用 VHDL 編寫的源代碼，因為VHDL 易讀和結(jié)構(gòu)模塊化，所以易于修改設(shè)計。 2) 采用 VHDL 進行設(shè)計描述 采用 VHDL 進行設(shè)計描述主要包括設(shè)計規(guī)劃和程序編寫兩個步驟。因此，設(shè)計人員常常在完成編碼后采用仿真器對 VHDL設(shè)計描述進行仿真 (有時稱作前仿真 )，這樣可以提早發(fā)現(xiàn)設(shè)計錯誤， 節(jié)省時間，縮短開發(fā)周期。 5) 裝配 (或布局布線 )后的仿真 與 VHDL 程序仿真不同，裝配 (或布局布線 ) 后的仿真不僅要對設(shè)計描述的邏輯功能進行驗證，而且還要對設(shè)計描述的時序功能進行驗證。這種碼型不存在直流分量，且高頻分量較 NRZ 要少。從其編碼原理可知，每一個破壞符號 V 總是與前一非 0 符號同極性 [8]，因此，從收到的 HDB3 碼序列中，容易識別 V 符號，同時也肯定 V 符號及其前面的 3 個符號必是連 0 符號，于是可恢復成 4 個連 0 碼，然后再將所有的 1 變成 +1 后便得到原消息代碼。由于需要檢查到四位連 ?0?才能進行加 V 補 B的操作，用于存放數(shù)據(jù)的移位寄存器就不能少。若 須 要加 B，則進行加 B 的操作，同時判斷 B的極性。 表 32 HDB3 的碼元重新編碼 HDB3 碼元 自定單極性標 識 +1 01 0 00 1 11 因此在 最后 ， 須 加 接外部電路，把單極性轉(zhuǎn)換為雙極性輸出。 圖 32 AMI 編碼及插 V 的