第7章vhdl基本語句與基本設(shè)計(完整版)
【正文】 ait語句中的一個。 信號賦值執(zhí)行是并行的，與語句放置的位置先后無關(guān)。 with sel select z = a when 39。 use 。 y:out std_logic)。 sel1,sel0:in bit。139。 end one。039。 sel1,sel0:in bit。 y:out bit)。 1. WAIT ON語句 ? 進程中其一般格式為： WAIT UNTIL 表達(dá)式； 例如， WAIT UNTIL語句有三種表達(dá)方式： （ 1） WAIT UNTIL 信號＝某個數(shù)值； （ 2） WAIT UNTIL 信號 ’ EVENT AND 信號＝某個數(shù)值； （ 3） WAIT UNTIL NOT（信號 ’ STABLE） AND 信號＝某個數(shù)值； 2. WAIT UNTIL語句 ? 在進程中允許對子程序進行調(diào)用。 END PROCESS。 NEXT語句舉例 ? EXIT語句是 LOOP語句的內(nèi)部循環(huán)控制語句，作用是結(jié)束循環(huán)狀態(tài)。 END PROCESS。 ARCHITECTURE one OF parity_check IS BEGIN PROCESS( a ) VARIABLE tmp: STD_LOGIC。 abcd : WHILE ( i10 ) LOOP sum:=sum+i。 BEGIN tmp: =?1? 。 （ 2）離散范圍必須是可計算的整數(shù)范圍。 WHEN “10”=d2=d。 （ 3） case語句中每一條件句的選擇值只能出現(xiàn)一次，不能有相同選擇值的條件語句出現(xiàn)。 elsif 條件 then 順序語句 。－ 當(dāng)條件 EN=1時， A隨 B變化；否則，該語句不執(zhí)行 end if。第 7章 VHDL基本語句與基本設(shè)計 EDA技術(shù)與 VHDL設(shè)計 順序語句 并行語句 VHDL組合邏輯電路設(shè)計 VHDL時序邏輯電路設(shè)計 VHDL基本語句與基本設(shè)計 ? 順序語句的執(zhí)行順序與書寫順序一致，與傳統(tǒng)軟件設(shè)計語言的特點相似。 具有開關(guān)控制的 IF語句舉例 ? 一般格式： if 條件 then 順序語句 。 [elsif 條件 then 順序語句 。 （ 4） case語句執(zhí)行必須選中，且僅能選中所列語句中的一條。 WHEN OTHERS=d3=d。循環(huán)次數(shù)范圍規(guī)定 LOOP語句中的順序語句被執(zhí)行的次數(shù)。 FOR i IN 0 TO 7 LOOP tmp: tmp xor a( i ) 。 i:=i+1。VARIABLE i: INTEGER 。 END。而區(qū)別在于 NEXT語句是跳向 LOOP語句的起始點， EXIT語句則是跳向 LOOP語句的終點。 EXIT語句舉例 ? 在進程中（包括過程中），當(dāng)執(zhí)行到 WAIT（等待語句時），運行程序?qū)⒈粧炱?，直到滿足此語句設(shè)置的結(jié)束掛起條件后，才重新開始執(zhí)行進程或過程中的程序。對子程序的調(diào)用語句是順序語句的一部分。 end mux2to1。 y:out bit)。) and (sel0=39。 問題：如果 00時選 a， 01時選 b， 10和 11時都選 c，怎么辦？ y=a when (sel1=39。) else c when (sel1=‘1’) and (sel0=‘0’) else d。 y:out bit)。 end mux4to1。 entity cmpl_sig is port ( a, b, sel : in std_logic。039。 42/38 進程語句 ?過程語句有 （ 1）隱含的過程： ? 并行信號賦值語句 ? 元件語句 ? 過程的敏感信號在表達(dá)式右邊。 . ? 注意 :邏輯綜合將對 wait和敏感信號表作出限制。 在 process內(nèi)的語句執(zhí)行是順序的。要從時序上看。 ?幾個比特： ? temp (7 downto 4) := “1010”。
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