第7章vhdl基本語句與基本設(shè)計(jì)(存儲版)
【正文】 LOOP語句 [標(biāo)號 ]： FOR 循環(huán)變量 IN 離散范圍 LOOP 順序處理語句； END LOOP [標(biāo)號 ]； 注意： （ 1）循環(huán)變量是 LOOP內(nèi)部自動聲明的局部量，僅在 LOOP內(nèi)可見。 ARCHITECTURE one OF parity_check IS BEGIN PROCESS( a ) VARIABLE tmp: STD_LOGIC。i := 0 。 END ENTITY parity_check。 y=tmp 。 END LOOP L1 。 END LOOP。 敏感信號量列表和 WAIT語句選其一，不能同時使用。 sel:in bit。 如果把 =‘1’去掉，結(jié)果如何？ 37/38 用 whenelse語句描述 4選 1的 MUX entity mux4to1 is port(a,b,c,d:in bit。) else b when (sel1=39。) else d。) and (sel0=39。 entity mux4to1 is port(a,b,c:in bit。 sel1,sel0:in std_logic。 41/38 VHDL模型－并行信號賦值 library ieee。 else b。 end logic。 ? 一個 process可以有多個 wait語句。 ?在 process內(nèi)部，語句執(zhí)行是有順序的。 47/38 請看兩個程序是否等效？ 并行賦值語句右邊的變量全為敏感信號。 ? temp := x”AA” 。 53/38 信號與變量的區(qū)別 54/38 信號與變量類比 賦值 使用 范圍 行為 y=a y :=a 表示電路內(nèi)連 表示局部存儲 全局（ process之間進(jìn)行通信） 局部（ process內(nèi)部使用） process結(jié)束時更新 立即更新 ? 表決電路 ? 地址譯碼 ? 七段顯示譯碼器 ? 雙向總線 ? 優(yōu)先編碼器 ? 8位加法器 VHDL組合邏輯電路設(shè)計(jì) ? 觸發(fā)器 ? 寄存器 ? 計(jì)數(shù)器 ? 分頻器 VHDL時序邏輯電路設(shè)計(jì) 。 50/38 為變量賦值 variable temp : std_logic_vector ( 7 downto 0 )。 ? 傳輸延時 ? 無論距離多近，都有傳輸延時。 44/38 多進(jìn)程語句 ?一個構(gòu)造體可以有多個process。 43/38 Process語句的執(zhí)行 ?process語句靠 wait語句和敏感信號表來控制語句執(zhí)行次數(shù)。039。 y = a when sel=39。 with sel select y=a when 00, b when 01, c when others。 use 。 with sel select y=a when 00, b when 01, c when others。) else b when (sel1=39。) and (sel0=39。) and (sel0=39。 end one。 過程調(diào)用 ? 函數(shù)調(diào)用與過程調(diào)用十分類似，不同之處是調(diào)用函數(shù)將返回一個指定類型的值，函數(shù)的參量只能是輸入值。 WAIT ON a, b。 ELSE int_a:=int_a1。 （ 3） NEXT [標(biāo)號 ] [WHEN 條件表達(dá)式 ]； NEXT語句 L1: WHILE i10 LOOP L2: WHILE j20 LOOP ? NEXT L1 WHEN i=j。 i:=i+1。 ENTITY parity_check IS PORT( a: IN STD_LOGIC_VECTO
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