第7章vhdl基本語句與基本設(shè)計-預(yù)覽頁
【正文】 ? END LOOP L2 。 ? EXIT的語句格式也有 3種： （ 1） EXIT ； （ 2） EXIT LOOP 標號； （ 3） EXIT LOOP 標號 WHEN 條件表達式； EXIT語句 PROCESS (a) VARIABLE int_a: INTEGER。 END IF。 WAIT語句有以下四種不同的語句格式： （ 1） WAIT 無限等待 （ 2） WAIT ON 敏感信號量變換 （ 3） WAIT UNTIL 條件滿足（可綜合） （ 4） WAIT FOR 時間到 WAIT語句 ? 進程中其一般格式為： WAIT ON 信號 [，信號 ]； 例如，以下兩種描述是完全等價的： PROCESS(a,b) PROCESS BEGIN BEGIN y=a AND b。 END PROCESS。 ? 子程序包括過程和函數(shù)，可以在 VHFL的結(jié)構(gòu)體或程序包中的任何位置對子程序進行調(diào)用。 ? 函數(shù)調(diào)用的一般格式為： 函數(shù)名（ [參數(shù)名 =]表達式 {， [參數(shù)名 =]表達式 }）； 函數(shù)調(diào)用 并行語句 ?并行信號賦值語句 ?進程語句 ?并行過程調(diào)用語句 ?元器件例化語句 ?生成語句 33/38 并行信號賦值語句 ?三種并行信號賦值： ? 簡單信號賦值 ? 條件信號賦值 ? 選擇信號賦值 34/38 1. 并行簡單 信號賦值語句 35/38 2. 條件 信號賦值語句 36/38 用 whenelse語句描述 2選一的 MUX entity mux2to1 is port(a,b:in bit。 architecture one of mux2to1 is begin y=b when sel=39。 信號定義成比特類型，可取 0和 1。 end mux4to1。039。139。039。039。039。 38/38 3. 選擇信號賦值語句 39/38 問題：如果 00時選 a， 01時選 b， 10和 11時都選 c，怎么辦？ architecture one of mux4to1 is signal sel:bit_vector(1 downto 0)。 end one。 end mux4to1。 entity mux4to1 is port(a,b,c:in std_logic。 architecture one of mux4to1 is signal sel:std_logic_vector(1 downto 0)。 end one。 x, y, z : out std_logic)。039。, b when 39。 when others。 （ 2）直接的過程： ? 也是并行語句 ? 只包括順序語句 Explicit Process Statement PROCESS (敏感信號表 ) Constant Declarations Type Declarations Variable Declarations BEGIN 順序語句 1。 ? 敏感信號表隱含著在 process的后面有一個 wait語句。 process (a,b) begin sequential statements end process。 ?process之間是并發(fā)的。 process語句內(nèi)也可進行信號賦值。 ?在 VHDL中，除此之外的延時均不考慮。 49/38 變量說明 ?變量在 process內(nèi)部說明 ?變量的說明使用： := 信號說明使用： = ?變量說明的兩種方式 ? variable name : data_type := value。 ?所有比特： ? temp := “10101010”。 ?單個比特使用單引號，多個比特使用雙引
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