第7章vhdl基本語句與基本設(shè)計-全文預(yù)覽
【正文】 gin y=a when (sel1=39。 如果把 =‘1’去掉，結(jié)果如何？ 37/38 用 whenelse語句描述 4選 1的 MUX entity mux4to1 is port(a,b,c,d:in bit。139。 sel:in bit。子程序調(diào)用可以在任何地方根據(jù)其名稱調(diào)用子程序。 敏感信號量列表和 WAIT語句選其一，不能同時使用。 y=a AND b。 END LOOP。 BEGIN int_a:=a。 END LOOP L1 。其格式分三種： （ 1） NEXT:無條件終止當(dāng)前的循環(huán)，跳回到本次循環(huán) LOOP語句開始處，開始下次循環(huán)。 y=tmp 。 i := 0 。 END ENTITY parity_check。 WHILE_LOOP語句 LIBRARY IEEE。i := 0 。 y=tmp 。 ARCHITECTURE one OF parity_check IS BEGIN PROCESS( a ) VARIABLE tmp: STD_LOGIC。 USE 。 無限 LOOP語句 [標(biāo)號 ]： FOR 循環(huán)變量 IN 離散范圍 LOOP 順序處理語句； END LOOP [標(biāo)號 ]； 注意： （ 1）循環(huán)變量是 LOOP內(nèi)部自動聲明的局部量，僅在 LOOP內(nèi)可見。 CASE語句應(yīng)用舉例 ? LOOP語句與其它高級語言中的循環(huán)語句相似，它可以使所包含的一組順序語句被循環(huán)執(zhí)行，其執(zhí)行次數(shù)可由設(shè)定的循環(huán)參數(shù)決定。 WHEN “01”=d1=d。d1=?0?。 使用 CASE語句注意事項 ? 一般格式： （ 2）條件句中的選擇值必須在表達(dá)式的取值范圍內(nèi)。] end if。 高阻符號 “ Z”要大寫 end if； 用 IF語句描述三態(tài)非門 ? 一般格式： if 條件 then 順序語句 。 end if。 具有開關(guān)控制的 IF語句 if (EN=?1?) then A=B。 ? 常用的順序描述語句有：賦值語句、 IF語句、 CASE語句、 LOOP語句、 NEXT語句、EXIT語句、子程序、 RETURN語句、 WAIT語句和 NULL語句。順序語句只能用于進(jìn)程和子程序中，被用來描述組合邏輯和時序邏輯。 當(dāng)條件成立，執(zhí)行順序語句，否則跳過語句。 else 順序語句 。 else Y = ?Z?。] [else 順序語句 。使用 others的目的是為了使條件句中的所有選擇值能涵蓋表達(dá)式的所有取值，以免綜合器會插入不必要的鎖存器。 使用 CASE語句注意事項 （ 1） WHEN 取值 =順序語句： （ 2） WHEN 取值 |取值 |… |取值 =順序語句： （ 3） WHEN 取值 TO 取值 =順序語句； （ 4） WHEN 取值 DOWNTO 取值 =順序語句； （ 5） WHEN OTHERS=順序語句； CASE語句中 WHEN字句書寫格式 d0=?0?。 CASE sel IS WHEH “00”=d0=d。 END CASE。 END LOOP L2 。 FOR_LOOP語句 LIBRARY IEEE。 END ENTITY parity_check。 END LOOP。 用 FOR LOOP語句描述 8位奇偶校驗電路 [標(biāo)號 ]： WHILE 循環(huán)條件 LOOP 順序處理語句； END LOOP [標(biāo)號 ]； 例： sum := 0 。 END LOOP abcd 。 y: OUT STD_LOGIC ) 。 BEGIN tmp: =?0? 。 END LOOP。 用 WHILE_LOOP語句描述 8位奇偶校驗電路 在 LOOP語句中， NEXT語句用來跳出本次循環(huán)。
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