【正文】 噪聲容限高（高，低，等）于TTL門【42】(a)～(f)所示，試寫出其邏輯函數(shù)的表達式。若UI0，則晶體管 截止（截止，飽和），此時UO= （5V，）；欲使晶體管處于飽和狀態(tài)，UI需滿足的條件為 b （0；b.；c. ）。 (1) A+B+D ( )。一個數(shù)字信號只有兩種取值分別表示為0 和1 。 根據(jù)反演規(guī)則，若Y=，則 。 函數(shù)式F=AB+BC+CD寫成最小項之和的形式結(jié)果應(yīng)為(3,6,7,11,12,13,14,15),寫成最大項之積的形式結(jié)果應(yīng)為 0,1,2,4,5,8,9,10 ) 對邏輯運算判斷下述說法是否正確，正確者在其后（ ）內(nèi)打?qū)μ?，反之打?．，試據(jù)此確定它的下列參數(shù)：輸出高電平UOH=3V ；輸出低電平UOL= ；輸入短路電流IS= ；高電平輸入漏電流IR= ；閾值電平UT= ；開門電平UON= ；關(guān)門電平UOFF= ；低電平噪聲容限UNL= ；高電平噪聲容限UNH= ；最大灌電流IOLMax= 15mA ；扇出系數(shù)No= 10 。 (a) (b) 解： 當時，； 當時。 【49】(a)所示，試畫出在圖(b)波形作用下的輸出UO的波形（UI1=10V UI2=5V）(a) (b) 解： 輸出波形見解圖。 將上述函數(shù)表達式轉(zhuǎn)換為與非式，可用與非門實現(xiàn)，圖略。A B J0D J0 0 00 00 0 11 10 1 01 10 1 10 11 0 01 01 0 10 01 1 00 01 1 11 1化簡可得2. (a)?！?10】試用集成四位全加器74LS283和二輸入與非門實現(xiàn)BCD8421碼到BCD5421碼的轉(zhuǎn)換。圖中D0=D3=D4=D7=B；D1=1；D2=0；D5=D6=【512】(a)所示。在評判時，按照少數(shù)服從多數(shù)的原則通過，但主評判員認為合格，方可通過。 （b） 題61答案的波形圖【62】(a)所示，在圖(b)中畫出電路的輸出端波形，設(shè)觸發(fā)器初態(tài)為“0”?！?5】，上升和下降邊沿JK觸發(fā)器的輸出波形。1．在圖(b)中畫出CP作用下的Q0 Q1和Z的波形；2．分析Z與CP的關(guān)系。(2) 分別列出X=0和X=1兩種情況下的狀態(tài)轉(zhuǎn)換表，說明其邏輯功能。解： 1．寫出驅(qū)動方程 2．寫出狀態(tài)方程 3．，(b)所示?？梢栽黾颖匾拈T電路。 (b)中畫出A、Q及B的波形。6174。13174。 (a) (b) (c) 解：圖(a)，狀態(tài)轉(zhuǎn)換順序[QDQCQB]=0174?！?11】。兩者相比，前者一般容量較 ；而后者具有速度 的特點。解：1．正負剩磁，器件的開關(guān)狀態(tài)，大，快。 解： 【83】用164位ROM做成兩個兩位二進制數(shù)相乘（A1A0B1B0）的運算器，列出真值表，畫出存儲矩陣的陣列圖。【93】，請指出電路的功能。always (posedge clk)beginif (!reset) out = 839。input load,clk,reset。output [7:0] Y。 439。b00001000。b0111 : Y=839。(a)，(b)。b00000001: A=339。 839。b101。b000。109=【102】（a）是由555定時器構(gòu)成的單穩(wěn)態(tài)觸發(fā)電路?！?.....…(3分)(b)【105】（a）所示?！?07】 ，當開關(guān)S斷開后，經(jīng)過一定的延遲時間td后揚聲器開始發(fā)出聲音。4．衡量A/D轉(zhuǎn)換器性能的兩個主要指標是 和 。【113】，D/A轉(zhuǎn)換器，電壓比較器和控制門組成的數(shù)字式峰值采樣電路。 2. 若時鐘頻率fCP=200kHz，則采樣時間T1=2155= 3. RC=【115】有一個逐次逼近型8位A/D轉(zhuǎn)換器，若時鐘頻率為250kHZ。【122】 利用所學(xué)電子技術(shù)基礎(chǔ)知識設(shè)計一個有實際應(yīng)用背景的電子電路，寫出設(shè)計報告。 2．A/D轉(zhuǎn)換器的輸出為01001111。若要使電路正常工作，對輸出信號有何限制？ 解： 首先將二進制計數(shù)器清零，使uO=0。解： 1． 40mV ， 。在圖中給定的參數(shù)下，計算延遲時間td和揚聲器發(fā)出聲音的頻率。2. (c)所示。，要求暫穩(wěn)態(tài)維持時間tw不變，應(yīng)采取什么措施？ (a) （b）解：工作原理（略）； 暫穩(wěn)態(tài)維持時間tw==10ms； uc和uo的波形如下圖：4若ui的低電平維持時間為15ms，要求暫穩(wěn)態(tài)維持時間tw不變，可加入微分電路【103】（a）為由555定時器和D觸發(fā)器構(gòu)成的電路，請問：1．555定時器構(gòu)成的是那種脈沖電路？2．（b）中畫出uc、u0u02的波形；3．計算u01和u02的頻率。(a)，(b)。b01000000: A=339。b110。 839。module bianma(Y,A)。 439。b0011 : Y=839。b00000010。input EN。always (posedge clk)beginif (!reset) out = 839。else if (load) out = data。【94】Verilog語言程序清單如下，寫出電路的邏輯功能，并通過QuartusII進行仿真。解： 第9章 可編程邏輯器件及Verilog語言【91】簡述CPLD與FPGA的結(jié)構(gòu)特點？解：CPLD采用了與或邏輯陣列加上輸出邏輯單元的結(jié)構(gòu)形式；而FPGA的電路結(jié)構(gòu)由若干獨立的可編程邏輯模塊組成，用戶可以通過編程將這些模塊連接成所需要的數(shù)字系統(tǒng)。 3．地址譯碼器，存儲矩陣，固定內(nèi)容的ROM 、 PROM，EPROM三種。3．ROM主要由 和 兩部分組成。74LS153為四選一數(shù)據(jù)選擇器。2174。15174。7174。(b)【77】，說明它們是多少進制計數(shù)器？ (a) (b)解：圖(a)，狀態(tài)轉(zhuǎn)換順序[QDQCQBQA]=0174。（Q3為高位） 解：(1) 根據(jù)狀態(tài)轉(zhuǎn)換表畫次態(tài)卡諾圖，求出狀態(tài)方程?！?3】在二進制異步計數(shù)器中，請將正確的進位端或借位端（Q或）填入下表觸發(fā)方式計數(shù)器類型加法計數(shù)器減法計數(shù)器上升沿觸發(fā)由（ ）端引出進位由（ ）端引出借位 下降沿觸發(fā)由（ ）端引出進位由（ ）端引出借位解： 題表73【74】(a)所示，假設(shè)初始狀態(tài)Q2Q1Q0=000。解：1．電