【正文】 解： 當(dāng)時，； 當(dāng)時。 函數(shù)式F=AB+BC+CD寫成最小項之和的形式結(jié)果應(yīng)為(3,6,7,11,12,13,14,15),寫成最大項之積的形式結(jié)果應(yīng)為 0,1,2,4,5,8,9,10 ) 對邏輯運算判斷下述說法是否正確，正確者在其后（ ）內(nèi)打?qū)μ?，反之打。一個數(shù)字信號只有兩種取值分別表示為0 和1 。若UI0，則晶體管 截止（截止，飽和），此時UO= （5V，）；欲使晶體管處于飽和狀態(tài)，UI需滿足的條件為 b （0；b.；c. ）。當(dāng)C=1或C=0以及S通或斷等不同情況下，UO1和UO2的電位各是多少？請?zhí)钊氡碇?，上述結(jié)果將有何變化？解：C S通 S斷11UO1 =UO2 =UO1 =0VUO2 =00UO1 =UO2 =UO1 =UO2 = ，結(jié)果如下表 C S通 S斷11UO1 =UO2 =UO1 =0VUO2 =00UO1 =UO2 =UO1 =UO2 =【47】已知TTL邏輯門UoH=3V，UoL=，閾值電平UT=。具體要求是當(dāng)水位在H以上時，大小水泵同時開動；水位在H、M之間時，只開大泵；水位在M、L之間時，只開小泵；水位在L以下時，停止排水。設(shè)BCD8421碼輸入為DCBA，則化簡可得(b)。根據(jù)題意。 (b) 【66】(a)所示電路，(b)給定輸入下的Q端波形，設(shè)觸發(fā)器初態(tài)為“0”。邏輯功能為當(dāng)X=0時，為2位二進制減法計數(shù)器；當(dāng)X=1時，為3進制減法計數(shù)器。； ； ； (2) 由狀態(tài)方程寫驅(qū)動方程。8174。0，是3進制計數(shù)器；圖(b)，狀態(tài)轉(zhuǎn)換順序[QDQCQB]=0174。按照工作方式的不同進行分類，ROM可分為 、 和 三種。CPLD屬于粗粒結(jié)構(gòu)，F(xiàn)PGA屬于細粒結(jié)構(gòu)。else out = out 1。reg[7:0] Y。b00010000。output [2:0] A。 839。（a）仿真波形圖(b) 仿真電路圖圖 【97】用Verilog寫出60進制計數(shù)器的程序，并進行仿真第10章 脈沖產(chǎn)生及變換電路 【101】，Rext=10kW、Cext=100nF。3. 為使電路能識別出uI中的第二個尖峰，應(yīng)使5腳接3V左右控制電壓，降低閾值。 2． 采樣 ，保持 ，量化 ， 編碼 ?！?16】雙積分型A/。 解： 1. 若被檢測電壓UImax=2V，則二進制計數(shù)器的容量應(yīng)大于20000；需用15位二進制計數(shù)器。完成一次轉(zhuǎn)換所用時間應(yīng)小于 ?！?.................…(3分)2. 由電路圖可知，電路的閾值電壓為在給定輸入ui信號條件下，(b)所示。 default A=339。b010。 endcaseendmodule 解：3輸入8輸出譯碼器。b1101 : Y=839。module yima(A,EN,Y)。reg[7:0] out。【82】4位ROM，A3A2A1A0為地址輸入，D3D2D1D0為數(shù)據(jù)輸出，試分別寫出DDD1和D0的邏輯表達式。磁芯存儲器利用 來存儲數(shù)據(jù)；而半導(dǎo)體存儲器利用 來存儲數(shù)據(jù)?！?9】、74LS93構(gòu)成的電路，試分別說明它們是多少進制的計數(shù)器。5174。【75】。(1 )寫出電路的狀態(tài)方程和輸出方程。CP=0時，不接收D的數(shù)據(jù)；CP=1時，把數(shù)據(jù)鎖存，但該電路有空翻。A B CF0 0 000 0 100 1 000 1 101 0 001 0 111 1 011 1 11化簡可得【513】某汽車駕駛員培訓(xùn)班進行結(jié)業(yè)考試，有三名評判員，其中A為主評判員，B和C為副評判員。 (a) (b) 【59】試用最小項譯碼器74LS138和和一片74LS00實現(xiàn)邏輯函數(shù)解：本題有多種答案，其余答案請同學(xué)自行設(shè)計。 解： 。解：【45】(a)所示，在圖(b)所示輸入波形的情況下，畫出F端的波形。 (6) A+B+CD ( )。 布爾代數(shù)中有三種最基本運算： 與 、 或 和 非 ，在此基礎(chǔ)上又派生出五種基本運算，分別為與非、或非、異或、同或和與或非。在電路中其他參數(shù)不變的條件下，僅Rb減小時，晶體管的飽和程度 加深 （減輕，加深，不變）；僅Rc減小時，飽和程度 減輕 （減輕，加深，不變）。解：電壓表讀數(shù)V1=，V2=，V3=，V4=3V，V5=。（列出真值表，寫出與或非型表達式，用與或非門實現(xiàn)，注意約束項的使用） 解：1. ；H M LF2 F10 0 00 00 0 10 10 1 0 0 1 11 01 0 0 1 0 1 1 1 0 1 1 11 12. ；3. 表達式為或按虛線框化簡可得。(a) (b) 【511】設(shè)計一個多功能組合數(shù)字電路。A B CF0 0 000 0 100 1 000 1 101 0 001 0 111 1 011 1 11化簡可得【514】，當(dāng)A、B、C、D只有一個改變狀態(tài)時，是否存在競爭冒險現(xiàn)象？如果存在，都發(fā)生在其他變量為何種取值的情況下？ 解： 由圖可知表達式為 當(dāng)B=0且C=D=1時：Y= 當(dāng)A=D=1且C=0時：Y=B+ 當(dāng)B=1,D=0或A=0,B=D=1時：Y=C+當(dāng)A=0,C=1或A=C=1,B=0時：Y=D+第6章 觸發(fā)器【61】已知由與非門構(gòu)成的基本RS觸發(fā)器的直接置“0”端和直接置“1”，試畫出觸發(fā)器Q端和端的波形。 (a) (b)解：(b)所示。3．X=1時，在CP脈沖作用下的Q(b)所示。； ； ； (3) 驗證自啟動，畫完整狀態(tài)轉(zhuǎn)換圖。9174。1174。4．某EPROM有8條數(shù)據(jù)線，13條地址線，則存儲容量為 。CPLD是基于乘積項的可編程結(jié)構(gòu)，而在FPGA中，其基本邏輯單元LE是由可編程的查找表（LUT，LookUp Table）構(gòu)成的， LUT本質(zhì)上就是一個RAM。endendmodule解：Verilog語言程序清單如下，寫出電路的邏輯功能，并通過QuartusII進行仿真。wire [3:0] temp={A,EN}。 439。input [7:0] Y。b00010000: A=339。