【正文】 專用芯片的最大輸出頻率已經(jīng)可以達(dá)到幾百兆赫茲[3]。由于DDS技術(shù)是利用查表法來產(chǎn)生波形的，所以它適用于任意波形發(fā)生器。要增加系統(tǒng)的頻率分辨率，可以增加相位累加器的字長N，或是降低系統(tǒng)的時(shí)鐘頻率。DDS系統(tǒng)在頻率字改變后的一個(gè)時(shí)鐘周期，起輸出頻率就可以轉(zhuǎn)換成新的輸出頻率?，F(xiàn)代計(jì)算機(jī)技術(shù)和微電子技術(shù)進(jìn)一步發(fā)展和結(jié)合使得集成電路的設(shè)計(jì)出現(xiàn)了兩個(gè)分支。然后，用綜合優(yōu)化工具生成具體門電路的網(wǎng)絡(luò)表，其對(duì)應(yīng)的物理實(shí)現(xiàn)級(jí)可以是印刷電路板或?qū)Ｓ眉呻娐?ASIC)。它融合多學(xué)科于一體，打破了軟件和硬件間的壁壘，使計(jì)算機(jī)的軟件技術(shù)與硬件實(shí)現(xiàn)、設(shè)計(jì)效率和產(chǎn)品性能合二為一，他代表了電子設(shè)計(jì)技術(shù)和應(yīng)用技術(shù)的發(fā)展方向。復(fù)雜可編程邏輯器件已經(jīng)進(jìn)入商業(yè)應(yīng)用，相應(yīng)的輔助設(shè)計(jì)軟件也已投入使用。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本之后，各EDA公司相繼推出了自己的 VHDL 設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具支持 VHDL。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。當(dāng)一個(gè)設(shè)計(jì)描述完成以后，可以用多種不同的器件結(jié)構(gòu)來實(shí)現(xiàn)其功能。于是FPGA/CPLD可編程器件，正得到越來越多的電子設(shè)計(jì)者的青睞。一旦市場對(duì)所設(shè)計(jì)的產(chǎn)品需求量大，則可進(jìn)行流片設(shè)計(jì)，形成價(jià)格更低廉的AISC產(chǎn)品。CPLD/FPGA的時(shí)鐘延遲可達(dá)納秒級(jí)，結(jié)合其并行工作方式，在超高速應(yīng)用領(lǐng)域和實(shí)時(shí)測控方面有非常廣闊的應(yīng)用前景。電路設(shè)計(jì)人員使用FPGA進(jìn)行電路設(shè)計(jì)時(shí)，不需要有專門的IC（集成電路）深層次的知識(shí)。IOE中的時(shí)鐘、清除、時(shí)鐘使能和輸出使能由稱作周邊控制總線的I/O控制信號(hào)網(wǎng)絡(luò)提供。查找表是一種函數(shù)發(fā)生器，能快速計(jì)算M個(gè)輸入變量的任意函數(shù)。該觸發(fā)器的時(shí)鐘(Clock)、清除(Clear)和置位(Preset)控制信號(hào)可由專用輸入引腳、通用I/O引腳或任何內(nèi)部邏輯驅(qū)動(dòng)。在這個(gè)LUT中，組合功能通過查找表而不是通過計(jì)算來完成，其速度較常規(guī)邏輯運(yùn)算實(shí)現(xiàn)時(shí)更快，且這一優(yōu)勢因EAB的快速訪問時(shí)間而得到進(jìn)一步加強(qiáng)。為了便于PCB板制作，Altera公司為各器件提供了諸PLCC,TQFP,RQFP,PGA和BGA等不同的封裝形式，并有商業(yè)級(jí)和工業(yè)級(jí)芯片。基于SRAM重構(gòu)。必要時(shí)，可以返回設(shè)計(jì)輸入階段，修改設(shè)計(jì)輸入，達(dá)到設(shè)計(jì)要求。 主模塊軟件設(shè)計(jì) 相位累加器的設(shè)計(jì) N位 累加 高W位至波形存儲(chǔ)器 全加器 寄存器 （W為存儲(chǔ)器地址線寬度） 頻率字輸入 clk 相位累加器，它有一個(gè)N位的全加器和一個(gè)寄存器構(gòu)成。 相位累加器模塊 K[23..0]為輸入的頻率字，EN為高電平使能，RESET是高電平清零，CLK為系統(tǒng)時(shí)鐘輸入，DOUT[7..0]是相位累加器高8位輸出，該輸出將作為波形存儲(chǔ)器地址線對(duì)波形ROM進(jìn)行尋址。y=128*sin(t)+128。這樣從大到小地利用頻率步進(jìn)值便可很快地調(diào)到所需要的頻點(diǎn)。然后再根據(jù)所要輸出的頻率調(diào)整相應(yīng)的步進(jìn)量。 頻率控制模塊時(shí)序仿真圖 外圍硬件設(shè)計(jì) 顯示模塊 該模塊與頻率控制模塊有直接的聯(lián)系，其功能就是顯示輸出頻率值，顯示方式為十進(jìn)制數(shù)。 D/A轉(zhuǎn)換器實(shí)現(xiàn)數(shù)字量轉(zhuǎn)化為模擬信號(hào)的轉(zhuǎn)換電路稱為D/A轉(zhuǎn)換器（DAC）。 （3）精度：指D/A轉(zhuǎn)換器實(shí)際輸出電壓與理論值之間的誤差，一般采用數(shù)字量的最低有效位作為衡量單位。但是在本次設(shè)計(jì)中，只借助它的高速8bit數(shù)模轉(zhuǎn)換功能，故有些引腳不要用到，但是根據(jù)CMOS結(jié)構(gòu)的特性，對(duì)于不用的引腳不能讓它懸空。由這次設(shè)計(jì)的正弦波頻率范圍可知。因?yàn)樗晕覀內(nèi)　＝裉霥DS廣泛用于接受機(jī)本振、信號(hào)發(fā)生器、儀器、通信系統(tǒng)、雷達(dá)系統(tǒng)等，尤其適合跳頻無線電通信系統(tǒng)。第三，外圍電路沒有設(shè)計(jì)鍵盤輸入模塊，使得操作不夠直觀靈活。XXX 2007年6月附錄A 信號(hào)發(fā)生器頂層電路圖圖1 正弦信號(hào)發(fā)生器頂層模塊附錄B 源程序清單相位累加器LIBRARY IEEE。END。THEN IF EN=39。END BEHAV。ARCHITECTURE ART OF ROM IS BEGIN PROCESS(ADDER) IS BEGIN CASE ADDER IS when00000000=DAOUT=10000000。 when00001000=DAOUT=10011001。 when00010000=DAOUT=10110001。 when00011000=DAOUT=11000111。 when00100000=DAOUT=11011011。 when00101000=DAOUT=11101010。 when00110000=DAOUT=11110110。 when00111000=DAOUT=11111110。 when00111010=DAOUT=11111111。 when00110010=DAOUT=11111001。 when00101010=DAOUT=11101110。 when00100010=DAOUT=11011111。 when00011010=DAOUT=11001100。 when00010010=DAOUT=10110111。 when00001010=DAOUT=10011111。 when00000010=DAOUT=10000110。USE 。 THENTEMP=TEMP+K。BEGINPROCESS(CLK,EN,RESET) ISBEGINIF RESET=39。USE 。參考文獻(xiàn)[1] 左磊、連小珉、班學(xué)鋼、蔣孝煌. 雙RAM直接數(shù)字合成任意波形發(fā)生器微機(jī)插卡研制[J] . 清華大學(xué)學(xué)報(bào). 1999年第39卷第2期 9093[2] 陳世偉. 鎖相環(huán)路原理及應(yīng)用[M]. 兵器工業(yè)出版社. 1990[3] 張玉興. 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