【正文】 LV inMM NP??LDDLDDLffLDDLCCVCCVCVVCCVC/1)(111?????? 預(yù)充 求值的動態(tài) CMOS電路 ? (3) 預(yù)充 求值動態(tài)電路的級聯(lián) ? 富 NMOS與富 NMOS(或富 PMOS與富 PMOS)電路之間 不能 直接級聯(lián) ！ ? 假設(shè) A=B=1， C=0，應(yīng)得 V1=0，V2=VDD。 ? 額外的預(yù)充管 MP2：避免 電荷分享問題 ? 預(yù)充時將中間節(jié)點充電至高電平。 ? R為復(fù)位 (reset)端， S為置位(set)端， Q和 為正碼和反碼輸出端。 二者的控制時鐘反相。 ? 時鐘 扭斜產(chǎn)生 “ 競爭冒險 ” 。 200 21)(DDLVo u to u tLTo u tC VCdVVCdttiVEDD??? ??北京大學(xué)微電子學(xué)系 賈嵩 2022 151 CMOS電路的功耗來源。 北京大學(xué)微電子學(xué)系 賈嵩 2022 146 多位時序邏輯電路 ? 8位寄存器 ： clk的上升沿， 8位數(shù)據(jù) (D7－ 0)被采樣并保持輸出。 北京大學(xué)微電子學(xué)系 賈嵩 2022 130 D鎖存器和 D觸發(fā)器 ? 觸發(fā)器 ： 時鐘沿敏感 ? 鎖存器 ： 時鐘電平敏感 ? 建立時間 ts ? 保持時間 th ? 延遲時間 tp： 經(jīng)過 TG3和反相器到輸出端 Q的延遲 北京大學(xué)微電子學(xué)系 賈嵩 2022 131 132 D觸發(fā)器 主 從 D觸發(fā)器 數(shù)據(jù)建立時間 ? ?s p ( i n v )p T G 2t t t??133 D觸發(fā)器 Q D clk QM I1 I2 I3 I4 I5 I6 T2 T1 T3 T4 Master Slave !clk clk 134 D觸發(fā)器 Q D clk QM I1 I2 I3 I4 I5 I6 T2 T1 T3 T4 Master Slave !clk clk master transparent slave hold master hold slave transparent 135 D觸發(fā)器的時序特性 ? 分析方便起見，假設(shè)反相器和傳輸門的延遲時間表示為： tpd_inv 和 tpd_tx, 并且時鐘反相器的延遲時間為 0 ? Setup time time before rising edge of clk that D must be valid ? Propagation delay time for QX to reach Q 3 * tpd_inv + tpd_tx tpd_inv + tpd_tx QX 136 D觸發(fā)器 Q D clk QM I1 I2 I3 I4 I5 I6 T2 T1 T3 T4 Master Slave !clk clk 137 建立時間仿真過程 0 . 500 . 511 . 522 . 530 0 . 2 0 . 4 0 . 6 0 . 8 1Volts Time (ns) D clk Q QM I2 out tsetup = ns works correctly 138 Setup Time 0 . 500 . 511 . 522 . 530 0 . 2 0 . 4 0 . 6 0 . 8 1Volts Time (ns) D clk Q QM I2 out tsetup = ns fails 139 傳輸延遲仿真 0 . 500 . 511 . 522 . 530 0 . 5 1 1 . 5 2 2 . 5Volts Time (ns) tcq(LH) = 160 psec tcq(HL) = 180 psec tcq(LH) tcq(HL) D clk Q 140 D鎖存器和 D觸發(fā)器 帶有直接置位和直接復(fù)位的主 從 D觸發(fā)器 1）異步置位 SD 異步復(fù)位 RD 2）輸出有反相器 3）減小輸出的 延遲 141 Latches vs Flipflops ? Latches ? 時鐘電平敏感電路 – 時鐘有效電平期間透明－ transparent mode ? 對于高電平敏感鎖存器，時鐘下降沿采樣數(shù)據(jù)，時鐘低電平期間保持?jǐn)?shù)據(jù)－ hold mode ? Flipflops (edgetriggered) ? edge sensitive circuits that sample the inputs on a clock transition ? positive edgetriggered: 0 ? 1 ? negative edgetriggered: 1 ? 0 ? built using latches (., masterslave flipflops) 其它功能的時序邏輯單元 ? JK鎖存器 ： 將輸出信號反饋到輸入，當(dāng) RS同時有效時雙穩(wěn)態(tài)電路強制翻轉(zhuǎn) 。 此后一旦 R和 S均為低電平，即鎖存器進入保持狀態(tài)，則等價的雙穩(wěn)態(tài)電路將進入到其兩個穩(wěn)定狀態(tài)之一 。 1()Y A B C DY B C? ? ???? 問題： ? B=C=0， A=D=1時， y1通過 MA、MD放電。 北京大學(xué)微電子學(xué)系 賈嵩 2022 105 預(yù)充 求值的動態(tài) CMOS電路 ? (3) 預(yù)充 求值動態(tài)電路的級聯(lián) ? 解決方法： ? 富 NMOS－富 PMOS交替級聯(lián) (需要反相時鐘 ) ? 多米諾電路 北京大學(xué)微電子學(xué)系 賈嵩 2022 106 107 問題 3：電荷泄漏 CL Clk Clk Out A Mp Me Leakage sources CLK VOut Precharge Evaluate 108 Solution to Charge Leakage ?同傳輸門中電平恢復(fù)器件類似 ?也有助于解決電荷分享問題 Keeper CL Clk Clk Me Mp A B Out Mkp 多米諾 CMOS電路 ? (1) 多米諾 CMOS電路的結(jié)構(gòu)特點 ? 富 NMOS(或富 PMOS)電路的輸出連接一個靜態(tài)反相器構(gòu)成多米諾電路。 ? PDN導(dǎo)通時，將 CL放電至 GND； ? PDN關(guān)閉時， CL保持預(yù)充的高電平。 ? 輸入、輸出對調(diào) 即得 逆多路器 。 ? 一個 NMOS傳輸門實現(xiàn) 2變量“與”： ? 同樣，一個 PMOS傳輸門實現(xiàn) 2變量“與”： Y A B A X??Y A B A X??北京大學(xué)微電子學(xué)系 賈嵩 2022 80 傳輸門的基本特性 ? (2) 傳輸門的邏輯特點 ? 兩傳輸門串聯(lián)： ? 兩傳輸門并聯(lián)： ? 如取 ，可避免不確定狀態(tài)： Y A B C A B X??Y AB C A B D A B X A B X? ? ? ? ?BA?Y A C A D??北京大學(xué)微電子學(xué)系 賈嵩 2022 81 用傳輸門實現(xiàn)組合邏輯 ? (1) “與”、“或” ? 兩輸入或門： ? 傳 輸 高電平 是 通過 M1或 TG； ? 傳 輸 低電平是通過 TG； ? 均無閾值損失。 北京大學(xué)微電子學(xué)系 賈嵩 2022 59 60 NMOS傳輸門傳輸高電平特性 C LV cV outV in源端 (G) (D) (s) Hints: VD=VG, 器件始終處于飽和區(qū) , 直到截止 Vin=VDD,Vc=VDD 傳輸門的基本特性 ? (1) 傳輸門的傳輸特性 ? NMOS傳輸高電平： ? 假設(shè) Vin=VDD， VC=VDD， Vout(0)=0V， ? NMOS始終飽和， ? 當(dāng) Vout=VDD－ VTN時， NMOS截止，傳輸高電平結(jié)束 —— 閾值損失 。 2 n m?約束條件：如果對 m個數(shù)據(jù)進行 m選一 （ 3）多路選擇器 ? 控制信號的位數(shù)應(yīng)滿足： 用靜態(tài) CMOS邏輯門實現(xiàn)組合邏輯 北京大學(xué)微電子學(xué)系 賈嵩 2022 45 ? S Y ? 0 D0 ? 1 D1 二選一多路器 真值表 多路器 10 SDDSY ??V d dD 0D 0D 1D 1SSSSY北京大學(xué)微電子學(xué)系 賈嵩 2022 46 ? E Y ? 0 高阻 ? 1 A 二選一多路器 真值表 三態(tài)緩沖器 ZEAEY ??V d dAAEEYV d dD 0D 0D 1D 1SSSSY北京大學(xué)微電子學(xué)系 賈嵩 2022 用靜態(tài) CMOS邏輯門實現(xiàn)組合邏輯 ? 四選一多路器 ? 多路器 (MUX)： 通過控制信號從多個數(shù)據(jù)來源中選擇一個信號輸出。 ? 第 3種 4級 結(jié)構(gòu) 的 每個邏輯門都很簡單，總延遲時間比前兩種 2級 結(jié)構(gòu) 小。 P p o x N n o xPN11 , 22WWK C K CLL??? ? ? ??? ? ? ? ?? ? ? ?PA PB PD PCN A N B N C N D3. 2 μ m , 1. 6 μ m0. 74 μ m , 0. 37 μ mW W W WW W W W? ? ? ?? ? ? ?Y = ( A + B ) C + DAABBCCDDVDD北京大學(xué)微電子學(xué)系 賈嵩 2022 33 用靜態(tài) CMOS邏輯門實現(xiàn)組合邏輯 ? (1) 8輸入“與” ? 性能不好 ： ?KN一定時， 下拉網(wǎng)絡(luò)的等效導(dǎo)電因子 下降； ?KN,eff一定時， 每個 NMOS管的溝道寬度增大 ； ?負(fù)載電容增大 。 ? ?? ?2,20 .1 1 .9 21ln2 ( ) 0 .10 .1 1 .9 22 1ln2 ( ) 0 .1T N D D D D T NLfN e ff D D T N D DD D T NT N D D D D T NLN D D T N D DD D T NV V V VCtK V V VVVV V V VCK V V VVV?? ????? ? ??? ???? ?????? ????? ? ??? ???? ????1()NL D B N D B P N P i o xiC C n C W W L C?? ? ? ??北京大學(xué)微電子學(xué)系 賈嵩 2022 24 靜態(tài) CMOS邏輯門的分析方法 ? (2) 兩輸入與非門的瞬態(tài)特性 ? 扇入 /扇出系數(shù)的影響： ? 扇入系數(shù)：負(fù)載電容、串聯(lián)管子的等效導(dǎo)電因子 ? 扇出系數(shù)：負(fù)載電容 北京大學(xué)微電子學(xué)系 賈嵩 2022 25 靜態(tài) CMOS邏輯門的分析方法 ? (3) 復(fù)雜與或非門 ? 所有輸入信號同步變化 ： ? 并聯(lián)的 MOS管越多，等效導(dǎo)電因子越大 ； 串聯(lián)的 MOS管越多，等效導(dǎo)電因子越小。 ,,2()12 ( )2NN e ff P e ff PN e ffTN D D TPP e ffitN e ffP e ffr TN D D TPrKK K KKV V VKVKKK V V VK??????????? 假設(shè) VA=VDD， VB變化 ，情況類似。 ? 最終實現(xiàn) 帶 ―非 ‖的邏輯 ——―與或非 ‖(ANDORInverter, AOI)、 ―或與非 ‖(OAI) 北京大學(xué)微電子學(xué)系 賈嵩 2022 9 10 ABCVDDYFFF= ( BA C, , )P M O SN M O S靜態(tài) CMOS邏輯門的構(gòu)成特點 1）每個輸入信號同時接一個 NMOS管和一個 PMOS管 的柵極 , n輸入邏輯門有 2n個管子。第 4章 基本單元電路 第 4章 基本單元電路 ? 靜態(tài)