【正文】 （ 1） 十進制 用 0～ 9十個符號來表示數(shù) ， 基數(shù)： i = 10（ 符號個數(shù) ） 權(quán)值： 10i 進位規(guī)則： “ 逢十進一 ” 或 “ 借一當十 ” ??????110 10)(nmiiikD()10= 1 102+2 101+5 100+6 101+2 102+5 103 2022/5/24 20 （ 2） 二進制 用 0和 1兩個符號表示數(shù) ， 基數(shù)是 2， 權(quán)值為 2i。 圖 各種脈沖信號波形 (b) 矩形波 (d) 三角波 (e) 尖峰波 (f) 鐘形波 (a) 脈沖信號 (c) 鋸齒波 2022/5/24 17 數(shù)字信號是指由高低兩種電平構(gòu)成的矩形波，通常用“ 1”表示高電平，用 “ 0”表示低電平。 數(shù)字電子技術(shù)是分析和處理數(shù)字信號的技術(shù)，數(shù)字信號（如矩形波）具有在數(shù)值上和時間上都是不連續(xù)的特點，使用的主要器件：晶體管，但工作在非線性區(qū)（即截止區(qū)和飽和區(qū)），構(gòu)成信號的開關電路。 2022/5/24 14 t 0 u t 0 u 脈沖電路 所謂 脈沖電壓或電流 是指在極短暫時間間隔內(nèi)作用于電路的電壓或電流。把矩形波按周期劃分，就可以得到由 0和 1構(gòu)成的符號組合，如： “ 110100011”，它可以代表二進制數(shù)字，所以把矩形波稱為數(shù)字信號。 進位規(guī)則： “ 逢二進一 ” 或 “ 借一當二 ” ??????12 2)(nmiiikD任意一個二進制數(shù) D均可展開為： ()2= 1 23+1 22+0 21+1 20+1 21+0 22+1 23 =()10 2022/5/24 21 （ 3） 八進制 用 0～ 7八個符號表示數(shù) ， 基數(shù)： 8， 權(quán)值： 8i 進位規(guī)則： “ 逢八進一 ” 或 “ 借一當八 ” 任意一個八進制數(shù) D均可展開為： ??????18 8)(nmiiikD()8= 3 82+7 81+6 80+6 81+5 82=()10 2022/5/24 22 （ 4） 十六進制數(shù) 用 0～ 9和 A～ F十六個符號表示數(shù) ， 基數(shù)： 16， 權(quán)值： 16i 進位規(guī)則： “ 逢十六進一 ” 或 “ 借一當十六 ” 任意一個十六進制數(shù) D均可展開為： ??????116 16)(nmiiikD()16= 1 162+15 161+13 160+6 161+12 162 =()10 2022/5/24 23 在數(shù)字電路中 ， 可以用括弧加下注腳的方式 ， 或者用在數(shù)字后面加數(shù)制前綴或后綴的方式 。設計輸入有多種方式，包括采用硬件描述語言（如 VHDL和 Verilog HDL等）進行設計的文本輸入方式、圖形輸入方式和波形輸入方式，或者采用文本、圖形兩者混合的設計輸入方式。 2022/5/24 35 同步練習 一 、 填 空 題 1. 將二進制 、 八進制和十六進制數(shù)轉(zhuǎn)換為十進制數(shù)的共同規(guī)則 是 。 9. 數(shù)字字符 “ 9”對應的 ASCII碼為 。 2022/5/24 39 邏輯代數(shù)基本概念 邏輯常量和邏輯變量 1. 邏輯常量 ——“0”和 “ 1”（ 高阻 “ Ｚ ” 、 未知 “ Ｘ ” ） 用來代表兩種邏輯狀態(tài) ， 如電平的高和低 、 電流的有和無 、燈的亮和滅 、 開關的閉合和斷開等 。 A B P 國標 2022/5/24 45 （ 2）或非邏輯 A B P 0 0 1 0 1 0 1 0 0 1 1 0 ② 真值表 （或非） 特點：全低出高、一高出低 ① 邏輯符號 ?1 A B P 國標 A B P 常用符號 （部標） ＋ 國際常用符號 A B P ③ 邏輯函數(shù)表達式 )|(~ BABAP ???2022/5/24 46 （ 3）與或非邏輯 ① 邏輯符號 ② 邏輯函數(shù)表達式 )amp。B) BABA ???說明： ① 異或和同或邏輯只有兩個輸入；與（與非）、或（或非）邏輯有兩個以上的輸入；非邏輯只有一個輸入。 ?1 A B C G ?1 優(yōu)先規(guī)則： 括弧內(nèi) “ （） ” ?“ 邏輯乘 ” ?“ 邏輯加 ” 2022/5/24 54 邏輯函數(shù)的相等 函數(shù) F與 G有相同的真值表 ， 則： F=G 。 用途： 已知某公式成立，則其對偶式亦成立 函數(shù) 0)(1 ????? BCBDCABF對偶式 1)(39。 D 4. 或非或非式 DCBADCBADCBAF??????????))(())((?1 ?1 A B C F ?1 D 2022/5/24 64 5. 與或非式 CDABF ???1 amp。 amp。 信號的數(shù)據(jù)類型主要有連線（ wire）、寄存器（ reg）、整型（ integer）、實型（ real）和時間（ time）等類型。塊注釋可以跨越多行，但它們不能嵌套。 ② 字符數(shù)不能多于 1024個 。有些操作符的操作數(shù)只有 1個，稱為單目操作；有些操作符的操作數(shù)有 2個，稱為雙目操作；有些操作符的操作數(shù)有 3個，稱為三目操作。（ 按位與 ） 、 |（ 按位或 ） 、 ^（ 按位異或 ） 、 ^~或 ~^（ 按位同或 ） 。相等操作符（ ==）與全等操作符（ ===）的區(qū)別是：當進行相等運算時，兩個操作數(shù)必須逐位相等，其比較結(jié)果的值才為 1（真），如果某些位是不定或高阻狀態(tài)，其相等比較的結(jié)果就會是不定值；而進行全等運算時，對不定或高阻狀態(tài)位也進行比較，當兩個操作數(shù)完全一致時，其結(jié)果的值才為 1（真），否則結(jié)果為 0（假）。 2022/5/24 91 7） 轉(zhuǎn)移操作符（ Shift operators） 轉(zhuǎn)移操作符包括： （ 右移 ） 、 （ 左移 ） 操作數(shù) n ； //將操作數(shù)的內(nèi)容右移 n位 ，同時從左邊開始用 0來填補移出的位數(shù) 。 例如 parameter Vcc = 5， fbus = ?b11010001； 2022/5/24 95 2） 變量 變量是在程序運行時其值可以改變的量。 2022/5/24 98 類 型 功 能 說 明 reg 常用的寄存器型變量 integer 32位帶符號整數(shù)型變量 real 64位帶符號實數(shù)型變量 time 無符號時間型變量 常用的 register型變量及說明 2022/5/24 99 向量定義時需要位寬選項 ， 例如 reg[7:0] data； //定義 1個 8位寄存器型變量 ， 最高有效位是 7， 最低有效位是 0 reg[0:7] data； //定義 1個 8位寄存器型變量 ， 最高有效位是 0， 最低有效位是 7 向量定義后可以采有多種使用形式（即賦值） data=?b00000000。 2022/5/24 102 1. 賦值語句 1） 門基元賦值語句 格式 基本邏輯門關鍵字 （ 門輸出 ， 門輸入 1， 門輸入 2， … ， 門輸入 n） ； 基本邏輯門關鍵字是 Verilog HDL預定義的邏輯門 ，包括 and、 or、 not、 xor、 nand、 nor等；圓括弧中內(nèi)容是被描述門的輸出和輸入信號 。因此，過程賦值語句也稱為阻塞賦值語句。 … 選擇值 n : 語句 n。 循環(huán)指針 = 循環(huán)指針 + 步長值 ) begin 語句 。 當表達式中任何信號發(fā)生變化時 ， 就會執(zhí)行一遍塊內(nèi)的語句 。 任務類似高級語言中的子程序 ， 用來單獨完成某項具體任務 ， 并可以被模塊或其他任務調(diào)用 。 類型聲明語句 。 行為描述屬于高層次的描述方法 ， 在 Verilog HDL中 ， 行為描述包括系統(tǒng)級 （ System Level） 、算法級 （ Algorithm Level） 和寄存器傳輸級 （ RTL：Register Transfer Level） 等 3種抽象級別 。 amp。 input a,b,c。 output sum,cout。 39。 39。 parameter width=10。 output f。 39。 39。 endmodule 2022/5/24 127 module bjq3_2(a,b,c,f)。 assign f=aamp。 F amp。 結(jié)構(gòu)描述屬于低層次的描述方法 ， 在Verilog HDL， 結(jié)構(gòu)描述包括門級 （ Gate Level）和開關級 （ Switch Level） 2種抽象級別 。 end endfunction 2022/5/24 118 函數(shù)調(diào)用的格式如下 函數(shù)名 （ 關聯(lián)參數(shù)表 ） ； 函數(shù)調(diào)用一般是出現(xiàn)在模塊 、 任務或函數(shù)語句中 。 可以被調(diào)用的任務必須事先用 task語句定義 ， 定義格式如下 2022/5/24 116 task 任務名 。 敏感信號表達式中用 “ posedge”和“ negedge”這兩個關鍵字來聲明事件是由時鐘的上升沿或下降沿觸發(fā)。 1) always塊語句 在一個 Verilog HDL模塊 （ module） 中 ，always塊語句的使用次數(shù)是不受限制的 ， 塊內(nèi)的語句也是不斷重復執(zhí)行的 。 endcase 2022/5/24 108 case語句還有兩種變體語句形式，即 casez和 casex語句。 2022/5/24 106 2. 條件語句 條件語句包含 if語句和 case語句 ， 它們都是順序語句 ， 應放在 always塊中 。 b amp。 data[7]=1； 2022/5/24 100 （ 3） 數(shù)組 若干個相同寬度的向量構(gòu)成數(shù)組 。 （ 1） 網(wǎng)絡型變量 （ s type） s型變量是輸出值始終根據(jù)輸入變化而更新的變量 ，它一般用來定義硬件電路中的各種物理連線 。 例如，設 A = 8?b11010001，則 A 4的結(jié)果是 A = 8?b00001101；而 A 4的結(jié)果是 A = 8?b00010000。（與）、 ~amp。 2022/5/24 88 4） 關系操作符（ Relational operators） 關系操作符有： （ 小于 ） 、 =（ 小于等于 ） 、 （ 大于 ） 、 =（ 大于等于 ） 。 其中 %是求余操作符 , 在兩個整數(shù)相除的基礎上 ， 取出其余數(shù) 。 ④ 不要與關鍵字同名。數(shù)字可以用二進制 、 十進制 、 八進制和十六進制等 4種不同數(shù)制來表示 ， 完整的數(shù)字格式為 位寬 ?進制符號 數(shù)字 其中 ， 位寬表示數(shù)字對應的二進制數(shù)的位數(shù)寬度；進制符號包括 b或 B（ 表示二進制數(shù) ） ， d或 D（ 表示十進制數(shù) ） ， h或 H（ 表示十六進制數(shù) ） ， o或 O（ 表示八進制數(shù) ） 。 功能描述可以用 assign語句、元件例化（ instantiate）、 always塊語句、 initial塊語句等方法來實現(xiàn)，通常把確定這些設計模塊描述的方法稱為建模。3解： ))((39。 D 邏輯函數(shù)的標準表達式 最小項表達式 ——全部由最小項構(gòu)成的與或式 （ 積之和式 ） 最大項表達式 ——全部由最大項構(gòu)成的或與式 （ 和之積式 ） 1. 最小項 ——包含全部變量的乘積項 ， 每個變量均以原變量或反變量的形式在乘積項中出現(xiàn)一次 三變量（ A,B,C)的最小項 (8個 ): A B CCABCBACBABCACBACBACBA ,2022/5/24 65 最小項編號 ABC的取值 最小項 編號 000 m0 001 m1 010 m2 011 m3 100 m4 101 m5 110 m6 111 m7 CBACBACBABCACBACBACABABC最小項的特點： ① 在變量的任何取值下必有一個最小項，而且僅有一個最小項的值為 1 ； ② 全體最小項之和為 1 ； ③ 任意兩個最小項的乘積為 0。2 EDCBAF ?????2022/5/24 59 邏輯代數(shù)的常用公式 常用公式 1： （ 10） ABAAB ??證： AABBABAAB ?????? 1)(對偶式：