【正文】 l為‘1’時，乘積初始化為0。event and clk=39。當(dāng)乘法運(yùn)算使能信號mul為‘1’時，在被乘數(shù)前添加16個0，之后當(dāng)脈沖到來的時候左移一位。當(dāng) mul=39。end process。process(clk,t16b,mul)begin if mul=39。 then t16b=00000。由于兩個數(shù)相減的差有可能為正數(shù)也有可能為負(fù)數(shù)，當(dāng)差為負(fù)數(shù)時表現(xiàn)為補(bǔ)碼的形式，必須要將負(fù)數(shù)的補(bǔ)碼進(jìn)行修正，修正時對差的低16位求補(bǔ)碼運(yùn)算，而差的正負(fù)用借位co來表示，co=‘1’表示差為負(fù)，否則為正。. . . . .選題3 實(shí)驗(yàn)講義實(shí)驗(yàn)名稱：基于FPGA的計(jì)算器設(shè)計(jì)1 基于VHDL的運(yùn)算系統(tǒng)設(shè)計(jì)原理分析本設(shè)計(jì)是基于VHDL的運(yùn)算系統(tǒng)設(shè)計(jì)，目的是為了實(shí)現(xiàn)4位BCD碼的加、減、乘、除的運(yùn)算功能。4 乘法器設(shè)計(jì) 乘法器設(shè)計(jì)的原理分析乘法運(yùn)算的方法可以通過以下實(shí)例來說明：設(shè)被乘數(shù)A=1110，乘數(shù)B=1101,求AB。 elsif clk39。039。 乘數(shù)右移電路設(shè)計(jì)乘數(shù)右移的目的是為了判斷乘數(shù)的最低位是0還是1，如果為0則乘機(jī)加上移位后的被乘數(shù)，否則加上0。139。關(guān)鍵的VHDL程序如下：process(mul,clk)begin if mul=39。139。關(guān)鍵的VHDL程序如下： process(mul,clk)beginif mul=39。event and clk=39。 乘法器頂層設(shè)計(jì)將控制電路、乘數(shù)右移電路、被乘數(shù)左移電路以及加法電路都打包后，采用原理圖的方式將各個模塊連接成頂層電路，頂層實(shí)體端口定義如圖52。B的過程如下： 除法器電路結(jié)構(gòu)框圖根據(jù)前面的算法分析，可知除法器設(shè)計(jì)要用到鎖存器和移位寄存器，還有定時器判斷運(yùn)算過程。在load=1,時候開始進(jìn)行除法運(yùn)算，經(jīng)過16個脈沖之后得到商和余數(shù)，綜上所述，4位BCD碼除法器電路已經(jīng)設(shè)計(jì)完成。 鍵盤掃描計(jì)數(shù)器電路時鐘信號clk頻率為1KHz，按鍵（key_pressed）為使能信號，當(dāng)未按下鍵盤時key_pressed=‘1’，此時由0~15反復(fù)計(jì)數(shù)，并將計(jì)數(shù)值作為按鍵檢測電路的輸入信號，直到按下鍵key_pressed=‘0’時計(jì)數(shù)器停止輸出計(jì)數(shù)值。 end if。 消抖動電路的關(guān)鍵VHDL程序如下：process(clk,key_pressed)variable q:std_logic_vector(5 downto 0)。 end if。 鍵盤編碼電路將鍵盤16個鍵的每個鍵進(jìn)行編碼，然后按照每個鍵的編碼值譯碼成實(shí)際的數(shù)值。3 when 0011=code=1100。9 when 1011=code=1110。end process。第一個和第二個數(shù)據(jù)輸入的使能信號時序如圖81。 BCD碼轉(zhuǎn)二進(jìn)制的頂層設(shè)計(jì)BCD碼轉(zhuǎn)化為二進(jìn)制電路的頂層端口信號定義如圖91。 圖101 加法運(yùn)算二進(jìn)制和轉(zhuǎn)化成十進(jìn)制數(shù)電路頂層實(shí)體端口信號說明：sum：加法運(yùn)算輸出的和result：運(yùn)算結(jié)果顯示使能信號sum_display：將和轉(zhuǎn)化成十進(jìn)制后的輸出信號加法運(yùn)算的和轉(zhuǎn)化成十進(jìn)制數(shù)電路其連接電路圖如102。以加法運(yùn)算的十進(jìn)制數(shù)轉(zhuǎn)化為BCD碼為例，頂層端口定義如圖103。十位b1=bb1*10000b2*1000b1*100b2*10。 二進(jìn)制轉(zhuǎn)化為BCD碼頂層電路設(shè)計(jì)將二進(jìn)制轉(zhuǎn)化為十進(jìn)制電路和十進(jìn)制轉(zhuǎn)化為BCD碼電路連接成頂層電路，這樣就可以實(shí)現(xiàn)將二進(jìn)制轉(zhuǎn)化為數(shù)碼管顯示所需要的BCD碼。由于數(shù)碼管是共陰極的，所以數(shù)碼管的每一段都必須是邏輯1狀態(tài)才能點(diǎn)亮。3 when 0100=led7s=1100110。end process。寧可累死在路上，也不能閑死在家里！寧可去碰壁，也不能面壁。什么是奮斗？奮斗就是每天很難，可一年一年卻越來越容易。11 運(yùn)算系統(tǒng)頂層設(shè)計(jì) 運(yùn)算系統(tǒng)頂層設(shè)計(jì)原理分析運(yùn)算系統(tǒng)的頂層設(shè)計(jì)需要將設(shè)計(jì)好的鍵盤掃描電路、控制電路、BCD碼轉(zhuǎn)二進(jìn)制電路、加法電路、減法電路、乘法電路、除法電路、二進(jìn)制轉(zhuǎn)BCD碼電路、顯示譯碼電路、顯示電路功能模塊連接起來。5 when 0110=led7s=1111101。 led7s:out std_logic_vector(6 downto 0))。 圖104 加法運(yùn)算二進(jìn)制數(shù)轉(zhuǎn)化成BCD碼電路頂層實(shí)體端口信號說明：sum：加法運(yùn)算和result：運(yùn)算結(jié)果顯示使能信號d1：個位數(shù)d2：十位數(shù)d3：百位數(shù)d4：千位數(shù)d5：萬位數(shù)頂層電路的連接如圖105。d1=b1。signal b1,b2,b3,b4,b5:integer。139。圖92 BCD碼轉(zhuǎn)化為二進(jìn)制電路頂層連接圖 BCD碼轉(zhuǎn)二進(jìn)制電路仿真波形及結(jié)果分析利用QUARTUS Ⅱ軟件將控制電路的頂層電路運(yùn)行后，進(jìn)行時序仿真，仿真波形如圖93。 圖82 控制電路頂層實(shí)體端口信號說明：en：鍵盤按下使能信號clk：時鐘脈沖信號d：鍵盤的譯碼值a：第一個運(yùn)算數(shù)據(jù)b：第二個運(yùn)算數(shù)據(jù)add：加法運(yùn)算的使能輸出信號sub：減法運(yùn)算的使能輸出信號mul：乘法運(yùn)算的