【正文】 盤按鍵時，由鍵盤掃描電路譯碼出按下的鍵值，但是根據(jù)通常的運算順序，先輸入一個運算數(shù)據(jù)，然后輸入運算功能鍵，再輸入另一個運算數(shù)據(jù)，最后才是輸入等于號顯示運算結果，這就需要一個控制電路，用于控制當輸入運算功能鍵時第一個運算數(shù)據(jù)輸入停止；而輸入運算功能鍵后開始輸入第二個運算數(shù)據(jù)，當輸入等于號碼時停止輸入第二個運算數(shù)據(jù)；當輸入等于號時，開始顯示運算結果。 圖76 鍵盤掃描電路仿真波形在波形仿真時設置鍵盤的列輸入col分別為“1110”、“1101”、“1011”、“0111”時，輸出的行row的值為“1110”表示此時掃描的是第一行，輸出的譯碼值code分別為C，這與設置的鍵盤值一致，這說明結果正確。 圖74 鍵盤掃描電路頂層實體端口信號說明：clk ：系統(tǒng)時鐘脈沖，頻率為1KHzcol ：鍵盤的列輸入row ：鍵盤的行輸出keyed ：按鍵確定信號code ：鍵盤的編碼值鍵盤掃描電路頂層電路的連接圖如圖75。end process。鍵 end case。用b代表=鍵 when others=code=1111。用a代表清零鍵 when 1101=code=0000。9 when 1011=code=1110。7 when 1001=code=1000。6 when 0111=code=1101。4 when 0101=code=0101。3 when 0011=code=1100。1 when 0001=code=0010。139。鍵盤編碼電路的關鍵VHDL程序如下：process(clk)begin if clk39。 鍵盤編碼電路將鍵盤16個鍵的每個鍵進行編碼，然后按照每個鍵的編碼值譯碼成實際的數(shù)值。end if。 else keyed=39。if q=00010 then keyed=39。 end if。139。 elsif clk39。139。 消抖動電路的關鍵VHDL程序如下：process(clk,key_pressed)variable q:std_logic_vector(5 downto 0)。 消抖動電路由于鍵盤的按鈕采用機械開關，當按下鍵盤按鈕時，有可能會產(chǎn)生誤動作，因此要使用鍵盤消抖動電路。按鍵檢測電路的關鍵VHDL程序如下：row=1110 when scan_t(3 downto 2)=00 else 1101 when scan_t(3 downto 2)=01 else 1011 when scan_t(3 downto 2)=10 else 0111。 按鍵檢測電路按鍵檢測電路的輸入信號為col和scan_t，輸出信號為row和key_pressed。 end if。 then q=q+1。 then if key_pressed=39。event and clk=39。 鍵盤掃描計數(shù)器電路時鐘信號clk頻率為1KHz，按鍵（key_pressed）為使能信號，當未按下鍵盤時key_pressed=‘1’，此時由0~15反復計數(shù)，并將計數(shù)值作為按鍵檢測電路的輸入信號，直到按下鍵key_pressed=‘0’時計數(shù)器停止輸出計數(shù)值。掃描鍵盤的編碼方式如圖72，當沒有按下鍵盤時，鍵盤輸入到按鍵檢測電路col的值均為1，此時key=‘1’；否則當使用者按下鍵盤按鈕時，鍵盤檢測到按鍵電路col的值為0，此時key=‘0’ [4]。鍵盤上的每一個按鍵其實就是一個開關，每個鍵都有一個上拉電阻，當某鍵按下時，該按鍵的接點會呈現(xiàn)低電平狀態(tài)，反之，未按下時則呈現(xiàn)高電平狀態(tài)。4矩陣式鍵盤的面板配置圖，其中數(shù)字0~9作為各種運算的數(shù)字輸入鍵，為清零功能鍵，=為運算結果鍵，+、247。在load=1,時候開始進行除法運算，經(jīng)過16個脈沖之后得到商和余數(shù)，綜上所述，4位BCD碼除法器電路已經(jīng)設計完成。圖63 除法器頂層連接圖 除法器波形仿真及結果分析利用QUARTUS Ⅱ軟件將除法器電路的頂層電路運行后，進行時序仿真，仿真波形如圖64。 除法器頂層設計除法器頂層設計的端口信號定義如圖62。圖61 除法器電路結構圖 除法器電路由控制電路、比較電路、減法電路和移位電路組成。B的過程如下： 除法器電路結構框圖根據(jù)前面的算法分析，可知除法器設計要用到鎖存器和移位寄存器，還有定時器判斷運算過程。這樣進行16個脈沖周期之后，被除數(shù)的高16位為余數(shù)，低16位為商。在mul=1,時候開始進行乘法運算，經(jīng)過16個脈沖之后得到乘積，綜上所述，4位BCD碼乘法器電路已經(jīng)設計完成。圖53 乘法器頂層連接圖 波形仿真及結果分析利用QUARTUS Ⅱ軟件將乘法器電路的頂層電路運行后，進行時序仿真，仿真波形如圖54。 乘法器頂層設計將控制電路、乘數(shù)右移電路、被乘數(shù)左移電路以及加法電路都打包后，采用原理圖的方式將各個模塊連接成頂層電路，頂層實體端口定義如圖52。end if。 then sum=sum+d。 then if qb=39。event and clk=39。139。)。 then sum=(others=39。關鍵的VHDL程序如下： process(mul,clk)beginif mul=39。