【正文】 能干的人，不在情緒上計較，只在做事上認真；無能的人！不在做事上認真，只在情緒上計較。什么是奮斗？奮斗就是每天很難，可一年一年卻越來越容易。寧可累死在路上，也不能閑死在家里！寧可去碰壁，也不能面壁。 圖122 運算系統(tǒng)頂層電路仿真波形由以上波形圖可以看出，時鐘信號的前11個周期中col的值均為“1111”，表明沒有按鍵按下，在第12個周期時，col=“1110”，此時檢測到清零按鍵按下；在第19個時鐘周期檢測到有加號鍵按下，第30個脈沖檢測到等于號按鍵按下。設計的總體框圖如圖131。11 運算系統(tǒng)頂層設計 運算系統(tǒng)頂層設計原理分析運算系統(tǒng)的頂層設計需要將設計好的鍵盤掃描電路、控制電路、BCD碼轉(zhuǎn)二進制電路、加法電路、減法電路、乘法電路、除法電路、二進制轉(zhuǎn)BCD碼電路、顯示譯碼電路、顯示電路功能模塊連接起來。end process。9 when others=null。7 when 1000=led7s=1111111。5 when 0110=led7s=1111101。3 when 0100=led7s=1100110。1 when 0010=led7s=1011011。architecture one of decl7s isbeginprocess(a)begin case a is when 0000=led7s=0111111。 led7s:out std_logic_vector(6 downto 0))。由于數(shù)碼管是共陰極的，所以數(shù)碼管的每一段都必須是邏輯1狀態(tài)才能點亮。綜上所述，二進制轉(zhuǎn)化為BCD碼電路已經(jīng)設計完成。以加法運算二進制轉(zhuǎn)化為BCD碼電路為例，在QUARTUS Ⅱ軟件下，將頂層電路運行后進行時序仿真，仿真波形如圖106。 圖104 加法運算二進制數(shù)轉(zhuǎn)化成BCD碼電路頂層實體端口信號說明：sum：加法運算和result：運算結(jié)果顯示使能信號d1：個位數(shù)d2：十位數(shù)d3：百位數(shù)d4：千位數(shù)d5：萬位數(shù)頂層電路的連接如圖105。 二進制轉(zhuǎn)化為BCD碼頂層電路設計將二進制轉(zhuǎn)化為十進制電路和十進制轉(zhuǎn)化為BCD碼電路連接成頂層電路，這樣就可以實現(xiàn)將二進制轉(zhuǎn)化為數(shù)碼管顯示所需要的BCD碼。d5=b5。d3=b3。d1=b1。十位b1=bb1*10000b2*1000b1*100b2*10。千位 b3=(bb1*10000b2*1000)/100。b5=b/10000。signal b1,b2,b3,b4,b5:integer。以加法運算的十進制數(shù)轉(zhuǎn)化為BCD碼為例，頂層端口定義如圖103。end。 end if。139。 圖101 加法運算二進制和轉(zhuǎn)化成十進制數(shù)電路頂層實體端口信號說明：sum：加法運算輸出的和result：運算結(jié)果顯示使能信號sum_display：將和轉(zhuǎn)化成十進制后的輸出信號加法運算的和轉(zhuǎn)化成十進制數(shù)電路其連接電路圖如102。 二進制轉(zhuǎn)化為十進制電路二進制不能直接轉(zhuǎn)化為BCD碼，所以通過VHDL語言中的con_integer語句將二進制數(shù)轉(zhuǎn)化為十進制，轉(zhuǎn)化成的十進制數(shù)在軟件中將會以二進制的形式表示出來，但是表示的二進制數(shù)不一定是要求的位數(shù)，因此需要將轉(zhuǎn)化后的數(shù)進行修正，即在前面添加0來實現(xiàn)。16位BCD碼在分為四位一組后分別乘以BCD相應的權(quán)后相加就可以得到該BCD碼的十進制數(shù)，綜上所述，BCD碼轉(zhuǎn)化為二進制電路已經(jīng)設計完成。圖92 BCD碼轉(zhuǎn)化為二進制電路頂層連接圖 BCD碼轉(zhuǎn)二進制電路仿真波形及結(jié)果分析利用QUARTUS Ⅱ軟件將控制電路的頂層電路運行后，進行時序仿真，仿真波形如圖93。 BCD碼轉(zhuǎn)二進制的頂層設計BCD碼轉(zhuǎn)化為二進制電路的頂層端口信號定義如圖91。8 BCD碼轉(zhuǎn)化為二進制電路設計 BCD碼轉(zhuǎn)二進制的原理經(jīng)過控制電路輸出的兩個運算數(shù)據(jù)是BCD碼形式的，而此次設計的加、減、乘、除運算的數(shù)據(jù)形式都是二進制的，因此必須要將控制電路輸出的兩個運算數(shù)據(jù)轉(zhuǎn)化為BCD碼。 圖84 控制電路仿真波形在波形仿真時，設置鍵盤譯碼值d分別為“1010”、“0100”、“0001”、“0010”、“1100”、“1001”、“1000”、“0010”、“1011”、“0101”、“0111”時，可以當看到時鐘脈沖clk到來且鍵盤按下使能信號en=‘1’的條件下，當d=“1010”時，清零信號rst有效，當d=“1100”時，運算功能信號fun有效，當d=“1110”時，顯示結(jié)果信號result有效，而第一個運算數(shù)據(jù)a在rst失效且fun有效之前將數(shù)據(jù)左移，最終得到的數(shù)據(jù)a=“0000000100101100”； 第二個運算數(shù)據(jù)b在fun失效且result有效之前將數(shù)據(jù)左移，最終得到的數(shù)據(jù)b=“0000100000101011”，與理論上結(jié)果一致，這說明結(jié)果正確。 圖82 控制電路頂層實體端口信號說明：en：鍵盤按下使能信號clk：時鐘脈沖信號d：鍵盤的譯碼值a：第一個運算數(shù)據(jù)b：第二個運算數(shù)據(jù)add：加法運算的使能輸出信號sub：減法運算的使能輸出信號mul：乘法運算的使能輸出信號div：除法運算的使能輸出信號控制電路頂層電路的連接圖如圖83。第一個和第二個數(shù)據(jù)輸入的使能信號時序如圖81。7 控制電路 控制電路的原理當按下鍵