【正文】 何級數(shù)增長， 當 N30時， 存儲量將超過 5 Gb， 實際電路難以實現(xiàn)。 根據(jù)輸入變量值寫出對應(yīng)的輸出變量值 ， 得到其真值表 ， 從而建立邏輯函數(shù)表達式 。 第 8章 FPGA電路設(shè)計實例 圖 一次群幀同步碼檢測電路 QDP R NC LR NQDP R NC LR NQDP R NC LR NQDP R NC LR NQDP R NC LR NQDP R NC LR NQDP R NC LR NV C CI N P U TD A T A I NV C CI N P U TC LR NV C CI N P U TC LKI N 1I N 2I N 3I N 4I N 5I N 6I N 7OUTV C CGND1 1 0 1 1 0 0O U T U TS I G 1O U T U TD ET EC T I O NS I G 0O U T U T第 8章 FPGA電路設(shè)計實例 圖 一次群幀同步碼檢測電路仿真波形 S I G 0S I G 1D E T E C T I OND A T A I NC L KC L R NN a m e : V a l u e :1010005 . 0 ? s 7 . 5 ? s 1 0 . 0 ? s 1 2 . 5 ? s 1 5 . 0 ? s 1 7 . 5 ? s 2 0 . 0 ? s 2 2 . 5 ? s第 8章 FPGA電路設(shè)計實例 由于參考序列 “ 0011011”是一個固定序列， 因此在電路設(shè)計中沒有使用參考序列移位寄存器， 這樣可以節(jié)省片內(nèi)資源。 輸入一次群數(shù)據(jù)流首先進入 7位移位寄存器中 ， 然后與本地參考序列 “ 0011011”的對應(yīng)位進行 “ 異或 ” 邏輯運算 ， 然后再統(tǒng)計 7位輸出結(jié)果中 “ 1”和 “ 0”的數(shù)目 。 下面以一次群信號的幀同步字檢測為例 ， 討論數(shù)字相關(guān)器的基本設(shè)計方法 。 第 8章 FPGA電路設(shè)計實例 合理設(shè)置檢測門限 ， 在相關(guān)器的虛警概率與漏警概率之間取一個折衷值是十分必要的 ， 這樣既不會明顯降低相關(guān)器性能 ， 又使得通信系統(tǒng)能夠容忍少量的傳輸錯誤 。 相關(guān)運算陣列對輸入序列與參考序列之間進行相關(guān)運算 ， 輸入序列移位寄存器每更新一位數(shù)據(jù) ， 相關(guān)運算陣列就進行一次相關(guān)運算 ， 然后將相關(guān)運算結(jié)果送入相關(guān)求和網(wǎng)絡(luò) ， 由相關(guān)求和網(wǎng)絡(luò)計算出相關(guān)值 。 存儲型任意序列產(chǎn)生器與移存型和計數(shù)器型序列產(chǎn)生器相比較 ， 設(shè)計過程十分簡單 ， 但需要消耗較多的硬件 ， 如觸發(fā)器和存儲器 。 32位數(shù)據(jù)放在寄存器的輸入端口上， 其中 “ 0”接 “ GND”， 為低電平信號， “ 1”接 “ VCC”， 為高電平信號。 這些方法雖然能夠以最少的硬件產(chǎn)生所需的序列， 但在設(shè)計時需要寫出狀態(tài)轉(zhuǎn)移表， 并通過組合邏輯運算產(chǎn)生所需序列。 圖 ， “ CLRN”為系統(tǒng)清零端（低電平有效）， “ CLK”為輸入時鐘， “ OUT”為 m序列輸出端口。 第 8章 FPGA電路設(shè)計實例 圖 ， 其中 (Cr, C r1, ..., C0)和 (D0, D1, ..., Dr)為反饋系數(shù)， 也是特征多項式系數(shù)。第 8章 FPGA電路設(shè)計實例 第 8章 FPGA電路設(shè)計實例 m序列產(chǎn)生器 任意序列產(chǎn)生器 數(shù)字相關(guān)器 漢明距離的電路計算 交織編碼器 直接數(shù)字頻率合成 誤碼率在線測試 第 8章 FPGA電路設(shè)計實例 m序列產(chǎn)生器 在擴展頻譜通信系統(tǒng)中， 偽隨機序列起著十分關(guān)鍵的作用。 這些系數(shù)的取值為 “ 1”或 “ 0”， “ 1”表示該反饋支路連通， “ 0”表示該反饋支路斷開。 圖中還給出了 “ A、 B、 C、 D”四個節(jié)點的波形， 從這些點均可得到同一 m序列， 只是序列的初始相位不同。 如果序列很長的話， 整個設(shè)計過程是非常繁瑣的， 而且輸出信號有可能出現(xiàn)毛刺。 當 “ STLD”為低電平時， 時鐘脈沖將 32位數(shù)據(jù)并行送入移位寄存器中， 當 “ STLD”保持為高電平狀態(tài)時， 在時鐘信號的激勵下， 32位數(shù)據(jù)在移位寄存器內(nèi)循環(huán)移位， 同時序列從“ DATAOUT”端口輸出。 由于 FPGA擁有大量的邏輯單元和存儲單元 ， 因此 FPGA器件非常適合于實現(xiàn)存儲型任意序列產(chǎn)生器 。 第 8章 FPGA電路設(shè)計實例 一般情況下， 相關(guān)求和網(wǎng)絡(luò)輸出的相關(guān)值還需要與一個檢測門限做比較， 判斷是否出現(xiàn)相關(guān)峰。 在實際應(yīng)用中 ， 數(shù)字相關(guān)器前端一般都有一個預(yù)處理電路 ， 如完成對接收信號的數(shù)字化處理 、 防混疊濾波 、 下采樣等 ， 進入到數(shù)字相關(guān)器中的樣點值是用一定字長的二進制數(shù)表示的 。 第 8章 FPGA電路設(shè)計實例 根據(jù) CCITT ， A律 30/32路（一次群）TDMPCM傳輸標準的一個復(fù)幀包含 16幀， 一幀長為125 μs， 每一幀含 256位， 分成 32個時隙（時隙 0～時隙 31）， 每個時隙包含 8位數(shù)據(jù)。 第 8章 FPGA電路設(shè)計實例 需要指出的是 ， 在二進制數(shù)據(jù)傳輸中 ， 高電平信號 “ 1”與低電平信號 “ 0”只是一個相對的概念 。 如果要求參考序列是可在線編程的， 就需要將參考序列放入到移位寄存器中， 以便實時更新。 第 8章 FPGA電路設(shè)計實例 但它不是最簡的 ， 通常采用公式法或卡諾圖法對其進行簡化 ， 得到最簡的邏輯計算電路 。 所以， 在碼序列較短的情況下， 使用查找表法比較方便。 第 8章 FPGA電路設(shè)計實例 圖 計數(shù)－求和網(wǎng)絡(luò)法原理圖 計數(shù)時鐘計數(shù)器 1漢 明 距 離輸 出...計數(shù)器2計數(shù)器 KC LKC LR NC LKC LR NC LKC LR N清洗脈沖清洗脈沖清洗脈沖...求和網(wǎng)絡(luò)...1 2 iD1…i+ 1 gh ? N...… … …?...D2DiDi ＋ 1DgDhDN第 8章 FPGA電路設(shè)計實例 圖 查找表 求和網(wǎng)絡(luò)法原理圖 第 8章 FPGA電路設(shè)計實例 在查找表 求和網(wǎng)絡(luò)法中 ， 需要解決的問題是： 怎樣才能使存儲器總?cè)萘颗c求和網(wǎng)絡(luò)中加法器的數(shù)目達到最佳 。 加法器一般可由邏輯單元構(gòu)成。 由（ 88）式可知， 邏輯計算電路有三個二進制輸出變量， 由最高有效位到最低有效位依次設(shè)為 A、 B、 C， 其邏輯表達式為 第 8章 FPGA電路設(shè)計實例 5432154321543215432154321543215432154321543215432154321543215432154321543215432154315421532143215421432143215431543154215321432143215421532154325431DDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDCDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDBDDDDDDDDDDDDDDDDDDDDA?????????????????????????????????第 8章 FPGA電路設(shè)計實例 圖 32位漢明距離計算的電路圖， 其中用三個 “ lpm_rom”模塊構(gòu)建查找表， 用 “ c5in3out”模塊完成邏輯電路計算功能， 最后用三個加法器將各項相加， 就得到最終計算結(jié)果。 第 8章 FPGA電路設(shè)計實例 每一種糾錯碼都只具備有限的糾錯能力 。 第 8章 FPGA電路設(shè)計實例 圖 糾錯編碼與交織編碼的連接關(guān)系 糾錯編碼 交織編碼 發(fā)射機 傳輸信道 接收機 交織譯碼 糾錯譯碼數(shù)據(jù)入 數(shù)據(jù)出第 8章 FPGA電路設(shè)計實例 圖 n m交織矩陣 第 8章 FPGA電路設(shè)計實例 所謂線性交織編碼器 , 是指把糾錯編碼器輸出信號均勻分成 m個碼組， 每個碼組由 n段數(shù)據(jù)構(gòu)成， 這樣就構(gòu)成一個 n m的矩陣。 一種方法是利用FLEX器件的邏輯單元， 用移位寄存器完成交織； 另一種方法是利用 EAB資源， 用存儲器實現(xiàn)交織編碼。 時序控制單元是一個模 16同步計數(shù)器， 當 “ 輸入移位寄存器 ”讀入 16比特數(shù)據(jù)后， 時序控制單元產(chǎn)生一個脈沖信號， 將這些數(shù)據(jù)通過 “ 交織網(wǎng)絡(luò) ” 送入 “ 輸出移位寄存器 ” ， 此時該移位寄存器內(nèi)的數(shù)據(jù)已經(jīng)按照交織編碼后的順序排列。 一般說來 ， 有兩種設(shè)計“ 讀 /寫地址 ” 的方法： 一種方法是 “ 順序?qū)懭?、 亂序讀出 ” ， 即輸入數(shù)據(jù)以順序地址寫入存儲器 ， 然后再以交織地址從存儲器中讀出； 另一種方法是 “ 亂序?qū)懭?、 順序讀出 ” ， 即輸入數(shù)據(jù)以交織地址寫入存儲器 ， 然后再以順序地址從存儲器中讀出 。 第 8章 FPGA電路設(shè)計實例 將雙端口 RAM存儲空間劃分為兩部分 ， 在交織器工作時 ， 這兩部分存儲空間交替進行讀 /寫操作 。 第 8章 FPGA電路設(shè)計實例 圖 ， 節(jié)點 “ Q”處的脈沖信號每 16個時鐘周期出現(xiàn)一次， “ 輸入移位寄存器 ” 中的數(shù)據(jù)在脈沖信號控制下被送入 “ 輸出移位寄存器 ” ， 同時在交織網(wǎng)絡(luò)中完成交織編碼。 第 8章 FPGA電路設(shè)計實例 利用移位寄存器實現(xiàn)交織編碼 圖 4 4交織編碼器（ m＝ n＝ 4）工作原理方框圖， 輸入移位寄存器和輸出移位寄存器的容量均為 16比特， 該交織器每次完成16比特數(shù)據(jù)的交織編碼。 數(shù)據(jù)以 a11， a12， ...， a1n， a21， a22, ...，a2n， ...， aij， ...,am1,am2, ...,amn(i=1， 2， ..., m； j=1， 2， ..., n)的順序進入交織矩陣， 再以 a11，a21， ...,am1,a12,a22, ...,am2, ...,aij， ...,a1n， a2n， ...， amn的順序從交織矩陣中送出， 這樣就完成了對數(shù)據(jù)的交織編碼。 為了克服信道中出現(xiàn)突發(fā)性差錯 ， 需要使用交織編碼技術(shù) ， 其作用就是將連續(xù)誤碼分散成非連續(xù)誤碼 ， 增大糾錯碼的約束長度 。 如果完全采用邏輯函數(shù)法， 則需要占用芯片 15％的邏輯單元， 因此圖 明距離計算電路為該通信系統(tǒng)的檢測單元節(jié)省了 10％的邏輯單元。 下面我們給出查找表 求和網(wǎng)絡(luò)法的一個應(yīng)用實例。 首先將長度為 N的序列 D等間距地分成 K段 ， 為了便于分析并不失一般性 ， 令 N＝ 2m， K＝ 2n 且 m≥n≥0， m， n均為整數(shù) ， 第 8章 FPGA電路設(shè)計實例 那么存儲器的地址線寬度為 2mn， 每個存儲單元的數(shù)據(jù)寬度為 （ mn＋ 1） ， 則存儲器 1～ K的容量均為 M＝ 2mn （ mn＋ 1） （ 814） 進而可以計算出存儲器的總?cè)萘繛? M 總 ＝ K M＝ 2mn （ mn＋ 1） （ 815） 顯然， 與（ 810）式相比， 將一個大的查找表分割成若干個子查找表， 可以減少存儲器的容量。 第 8章 FPGA電路設(shè)計實例 求和網(wǎng)絡(luò)法 求和網(wǎng)絡(luò)法的原理圖見圖 ， 它