晶體管規(guī)則陣列設(shè)計(jì)技術(shù)(完整版)
【正文】 MOS開關(guān)晶體管邏輯是建立在 “ 傳輸晶體管 ”或 “ 傳輸門 ” 基礎(chǔ)上的邏輯結(jié)構(gòu)，所以又稱為傳輸晶體管邏輯。 ： ； :； ： 晶體管陣列及其邏輯設(shè)計(jì)應(yīng)用 ROM是最常用的晶體管規(guī)則陣列，它以晶體管的有無來確定存儲(chǔ)的信號是“ 0”或“ 1”。 查表 41可知，當(dāng)實(shí)現(xiàn) A、 B與非操作時(shí)， C0~C3為 1110； 當(dāng)實(shí)現(xiàn) A、 B或非操作時(shí)， C0~C3為 1000； 當(dāng)實(shí)現(xiàn) A、 B異或操作時(shí)， C0~C3為 0110； 當(dāng)實(shí)現(xiàn) A信號倒相操作時(shí)， C0~C3為 1010； A、 B與非操作時(shí)， C0~C3為 1110； A、 B或非操作時(shí)， C0~C3為 1000； A、 B異或操作時(shí)， C0~C3為 0110； A信號倒相操作時(shí)， C0~C3為 1010。 門陣列 門陣列是一種規(guī)則化的版圖結(jié)構(gòu)。 采用垂直布線法 ， 即水平方向用鋁線作為各單元間的互連線 。 門陣列版圖對電路設(shè)計(jì)沒有嚴(yán)格的要求 ， 可以完全按照人們習(xí)慣的設(shè)計(jì)方式構(gòu)造電路 ， 不必考慮邏輯的表達(dá)式應(yīng)是什么形式 。 2. 優(yōu)化門陣列 優(yōu)化門陣列是一種不規(guī)則的門陣列結(jié)構(gòu)，所謂不規(guī)則是指它的單元行的寬度可以不完全相同，即每行的單元數(shù)可以有多有少，布線通道的容量可以不完全相同。 。 晶體管規(guī)則陣列設(shè)計(jì)技術(shù)應(yīng)用 1. EPLD中的宏單元 EPLD（ Erasable Programable Logic Devices）是目前應(yīng)用最為廣泛的現(xiàn)場編程器件之一。 顯然 ， 在第一類中 ， VLSIC完全采用門陣列技術(shù)實(shí)現(xiàn)設(shè)計(jì) ， 而第二類僅僅在 VLSIC中的一部分電路采用了門陣列 。 由于鋁線與多晶硅條或擴(kuò)散條可以互相跨越 ， 因此它們可以共用同一個(gè)布線通道
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