【正文】 peed Integrated Circuit Hardware Description Language （ 非常高速集成電路硬件描述語言）的英文縮寫。配置說明語句主要用于以層次化的方式對特定的設(shè)計(jì)實(shí)體進(jìn)行元件例化，或是為實(shí)體選定某個(gè)特定的結(jié)構(gòu)體。 ELSIF sel=‘1’ THEN q=d1。類屬為所說明的環(huán)境提供了一種靜態(tài)信息通道，類屬的值可以由設(shè)計(jì)實(shí)體外部提供。 Entity and2 is Port( A： in bit。 以上結(jié)構(gòu)體表達(dá)何種電路？ 一個(gè)實(shí)體可以有幾個(gè)結(jié)構(gòu)體，即結(jié)構(gòu)體的定義可以有不同的形式 結(jié)論： VHDL 數(shù)據(jù)類型 VHDL中定義了 10種標(biāo)準(zhǔn)數(shù)據(jù)類型（ P12） 數(shù)據(jù)類型 含義 整數(shù) 整數(shù)占 4B，范圍為 2,147,483,647~2,147,483,647 實(shí)數(shù) 浮點(diǎn)數(shù)，范圍位 +38~+38 自然數(shù)，正整數(shù) 整數(shù)的子集（自然數(shù)：大于等于 0的整數(shù)，正整數(shù)：大于 0的整數(shù)） 位 邏輯“ 0”或“ 1” 位串 多個(gè)位串在一起（也稱位矢量） 字符 ASCII碼字符 字符串 字符數(shù)組（也稱字符矢量） 布爾量 邏輯“真”或邏輯“假” 時(shí)間 時(shí)間單位，如 fs、 ps、 ns、 μs、 ms、 sec、 min、 hr等 錯(cuò)誤等級 NOTE， WARNING， ERROR， FAILURE VHDL 數(shù)據(jù)類型 (1) Integer （整數(shù)） (2) Real （實(shí)數(shù)） (3) Bit （位） (4) Bit_vector （位矢量） (5) Std_logic（標(biāo)準(zhǔn)邏輯） (6) Std_logic_vector （標(biāo)準(zhǔn)邏輯矢量） (7) Boolean（布爾） (8) Character （字符） (9) String（字符串） (10) Time（時(shí)間） (11) Severity level (錯(cuò)誤等級 ) (12) Natural, positive（自然數(shù)、正整數(shù)） 其中以 bit，bit_vector,std_logic和std_logic_vector最為常用。 Signal B: bit_vector(2 downto 0)。 （ 2） 無符號 （ Unsigned） 和有符號 （ Signed） 類型 定義位置：有符號 （ Signed） 和無符號 （ Unsigned） 邏輯信號定義在 庫 IEEE的程序包 std_logic_arith中 。 例 2： Signal a : std_logic_vector(4 to 0)。 a1= 0111 3. 其它 略 VHDL操作符：邏輯、算術(shù)、符號、關(guān)系操作符。 d=a and b and c。 PORT(a,b,c,d: IN STD_LOGIC。abcde 關(guān)系運(yùn)算符 =（等于）， /=（不等于）， （小于）， （大于）， =（小于等于，和信號的賦值符號相同）， =（大于等于）。 ARCHITECTURE a1 of my1 BEGIN m=(a = b) 。 Signal b : std_logic_vector(2 downto 0)。 數(shù)據(jù)對象 常量 變量 信號 要掌握好這三種數(shù)據(jù)對象的區(qū)別及其應(yīng)用 VHDL 數(shù)據(jù)對象 常量是指定義在設(shè)計(jì)描述中 不變化 的值，是一個(gè) 全局量 。 library ieee。139。 此例為 6分頻器 。 architecture behav of frequencies is signal time:integer range 0 to 5。 end if。 變量 用于進(jìn)程語句和子程序中中間的數(shù)據(jù)存儲。 (:=) 常量 用于保存靜態(tài)的數(shù)據(jù) (:=)。 =1=1c bxy執(zhí)行結(jié)果為： x=c xor b, y=c xor b 執(zhí)行結(jié)果為： x=c xor a, y=c xor b =1=1c axy b VHDL 基本語句 并行語句概述 并行信號賦值語句 進(jìn)程語句（ process） 并行語句概述 并行語句一般處于進(jìn)程（ PROCESS）的外部。 B=”1000000”。 b: = ?0?。 Variable g : std_logic_vector(1 to 2)。 我們曾舉過一個(gè)二輸入的與門電路的例子： Library ieee。 Use 。 例：不允許有重疊現(xiàn)象；必須含蓋所有條件 Architecture m2 of and2 is Signal tmp : std_logic_vector(1 down to 0)。 進(jìn)程語句（ process） Process 語句的格式為： [進(jìn)程標(biāo)號 :] Process [(敏感信號列表 )] [變量聲明 ] Begin 順序語句； End Process [進(jìn)程標(biāo)號 ]。 Architecture m1 of exam1 is Begin c=a and b。 d= a or b 。 ≥ 1＆ABCDa 在一個(gè)結(jié)構(gòu)體當(dāng)中可以有多個(gè) Process 語句； b Process 語句是同時(shí)執(zhí)行的并行語句； c 但是 Process內(nèi)的語句卻是順序執(zhí)行的順序語句； d 多進(jìn)程之間的信息通過信號對象來傳遞。 U2 : nd2 port map (a=c1,c=y,b=d1)。 End adder。 U3: fulladder Port map(c(2),x(2),y(2),sum(2),c(3))。 FAS3A3 B3FAS2A2 B2FAS1A1 B1FAS0A0 B0C4C inC1C1C2C2C3C3C0并行語句 ,元件同時(shí)產(chǎn)生 (生成語句 ) 作用： ForGenerate語句用于重復(fù)性的信號設(shè)置或重復(fù)性的元件例化。 二、種類 ? 進(jìn)程語句 ?賦值語句 ? 流程控制語句 ? 等待語句 ? 子程序調(diào)用語句 ? 返回語句 ? 空操作語句 ?進(jìn)程語句是由順序語句構(gòu)成的，通過信號與結(jié)構(gòu)體其余部分進(jìn)行信 息交流，在進(jìn)程中有一個(gè)敏感信號列表，表中列出的任何信號的改 變都將啟動進(jìn)程，執(zhí)行進(jìn)程內(nèi)相應(yīng)的順序語句。 end if。 Begin v1 := ?1?。 v1 : = ?0?。 Elsif 條件語句 Then 順序語句 。 ? 選擇方式 P1 P2 Z0 00 11 011c b a a 畫線部分意思： ELSIF (p1=?0? and p2=?0?) 注 例題 2： 8線－ 3線優(yōu)先編碼器 編碼器I0I1I2I3I4I5I6I7Y2Y1Y3I 7 I 6 I 5 I 4 I 3 I 2 I 1 I 0 Y3 Y2 Y11 1 1 10 1 1 1 00 0 1 1 0 10 0 0 1 1 0 00 0 0 0 1 0 1 10 0 0 0 0 1 0 1 00 0 0 0 0 0 1 0 0 10 0 0 0 0 0 0 1 0 0 0LIBRARY IEEE 。 ELSIF (I(3)=?1?) THEN Y=“011”。 ENTITY coder IS PORT(A : IN STD_LOGIC_VECTOR(1 TO 3) Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 ELSIF A=“110” THEN Y=“01000000”。 a,b,c,d: in std_logic。 WHEN “11”= z=d。 ELSIF s=“01” then z=b。 s2 PROCESS (s1,s2,a,b,c,d) BEGIN CASE s IS WHEN “00”= z=a。 對 比 例題 2: SIGNAL SEL : INTEGER RANGE 0 TO 15。 課堂練習(xí)題： 試設(shè)計(jì)一個(gè) 4位奇偶校驗(yàn)器 奇偶校驗(yàn)A1A2A3A4YA1 A2 A3 A4 Y0 0 0 0 10 0 0 1 00 0 1 0 00 0 1 1 10 1 0 0 00 1 0 1 10 1 1 0 10 1 1 1 01 0 0 0 01 0 0 1 11 0 1 0 11 0 1 1 01 1 0 0 11 1 0 1 01 1 1 0 01 1 1 1 1數(shù)碼顯示 一、數(shù)碼顯示器 (一 ) 發(fā)光二極管 ↗ ↗發(fā)光二極管特性 :當(dāng)加正向電壓時(shí) ,二極管導(dǎo)通并發(fā)光 .利用這了 一特性可制成共陰極和共陽極七段數(shù)碼顯示器。 0 when 0001“ = Y= 0000110”。 8 when “1001“ = Y= 1101111” 。 y: OUT STD_LOGIC)。 END opt。 n:= n+1。 ARCHITECTURE OPT OF JIOU IS SIGNAL tmp : STD_LOGIC。 LOOP語句 一、單個(gè) LOOP語句 [LOOP標(biāo)號 :] LOOP 順序語句 END LOOP [LOOP標(biāo)號 ]； 例： L2 : LOOP a:= a + 1 。 2 when 0011“ = Y= 1001111” 。 Use 。 WHEN 1 3 =Z2 =?1?。 WHEN “10”= z=c。 ELSE z=d。 END CASE。 END ENTITY mux41。 END a1。 實(shí) 體 設(shè) 計(jì) 功能：設(shè)計(jì)元件外觀 A1A2A3Y1Y2Y3Y4Y5Y6Y0Y73線－8線譯碼器ARCHITECTURE a1 or coder IS Begin IF A=“000” THEN Y=“00000001”。 ELSIF (I(1)=?1?) THEN Y=“001”。 ENTITY coder IS PORT(I : IN STD_LOGIC_VECTOR(0 TO 7) Y: OUT STD_LOGIC_VECTOR(1 TO 3))。 End if。 s2 = ?0?。 s1 = ?1?。 End process。 語法格式： [進(jìn)程標(biāo)號 :] Process [(敏感信號列表 )] [Variable declarations] 變量聲明 Begin 順序語句； End Process [Process label]。SIGNAL sum:OUT std_logic)。 Cout=c(4)。 Component fulladder Port( ci,a,b : in std_logic。 Use 。 例 a1b1c1d1xz1u2u3＆＆＆y元件例化（ Component Instantiation）語句 U1 使用格式 第一步：元件聲明 Component 元件名 [ IS ] [ Port Clause ] End Component 元件名 。 end m2。 End m1。當(dāng)進(jìn)程結(jié)束時(shí)，進(jìn)程內(nèi)的輸出信號值被更新， 進(jìn)程進(jìn)入等待（睡眠）狀態(tài)，直到敏感表中的某一信號發(fā)生變化，進(jìn)程被再次激活。 d2。 p1,p2 : in bit z : out bit)。 Entity and2 is Port(d1,d2 : in std_logic。 e := ?0? 。 c(3) =?1?； 注： 一位值用單引號，多位值用雙引號 2. 段賦值 Signal c : std_logic_vector(1 to 4)。 信號 A的