【正文】 優(yōu)先原則 。 指導(dǎo)教師簽字 時 間 年 月 日 摘 要 摘要 ： 電梯作為現(xiàn)代化的產(chǎn)物，早在上個世紀(jì)就進(jìn)入到我們的生活當(dāng)中，對于電梯的控制，傳統(tǒng)的方法是使用繼電器 接觸器控制系統(tǒng)進(jìn)行控制，隨著 EDA 技術(shù)的發(fā)展， FPGA 已經(jīng)廣泛的應(yīng)用到電子設(shè)計控制的各個方面中，本設(shè)計就是利用一片 FPGA 來實現(xiàn)對電梯的設(shè)計。在一些發(fā)達(dá)國家和地區(qū)，人均電梯擁有數(shù)量一 般在每萬人 30 臺以上，某些國家甚至達(dá)到每萬人120臺以上，隨著城鎮(zhèn)化程度的加大，電梯市場會更加繁榮。 面對如此廣袤的電梯市場，所謂 “ 科技就是第一生產(chǎn)力 ” ，處于科技前沿的電子設(shè)計技術(shù)很自然地就與電梯控制設(shè)計一拍即合，給設(shè)計師們以巨大的設(shè)計空間。 （ 2）設(shè)有電梯入口處位置指示裝置及電梯運行模式 (上升或下降 )指示裝置。在 21 世紀(jì)的今天如何提供用戶滿意產(chǎn)品和服務(wù)已成為關(guān)系到各企業(yè)生死存亡問題。硬件描述語言是 EDA技術(shù)的重要組成部分， VHDL 是作為電子設(shè)計主流硬件的描述語言。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法、設(shè)計過程和設(shè)計觀念，促進(jìn)了EDA技術(shù)的迅速發(fā)展。 EDA 的特點 (1) 高層綜合和優(yōu)化 為了能更好地支持自頂向下的設(shè)計方法，現(xiàn)代的 EDA 工具能夠在系統(tǒng)進(jìn)行綜合和優(yōu)化，這樣就縮短了設(shè)計的周期，提高了設(shè)計效率。 EDA(ElectronincDesign Automation,電子設(shè)計自動化 )技術(shù)是現(xiàn)代電子工程領(lǐng)域的一門新技術(shù)，它提供了基于計算機和信息技術(shù)的電路系統(tǒng)設(shè)計方法。一個出廠后的成品 FPGA 的邏輯塊和連接可以按照設(shè)計者而改變，所以 FPGA 可以完成所需要的邏輯功能。 CPLD 邏輯門的密度在幾千到幾萬個邏輯單元之間，而 FPGA 通常是在幾萬到幾百萬。允許他們的設(shè)計隨著系統(tǒng)升級或者動態(tài)重新配置而改變。 可以說， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 因此， FPGA 的使用非常靈活。 VHDL 語言的 發(fā)展 在集成電路制造工藝的發(fā)展的過程中，微電子設(shè)計工藝已經(jīng)達(dá)到了深亞微米時石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計 7 代，在 EDA 設(shè)計中主要有軟硬件協(xié)作設(shè)計的要求，現(xiàn)有的工具支持 SOC設(shè)計尚有難度，迫切需要提高設(shè)計能力。 既支持模塊化設(shè)計方法 , 也支持層次化設(shè)計方法。當(dāng)硬件電路的設(shè)計描述完成以后 ,VHDL 語言允許采用多種不同的器件結(jié)構(gòu)來實現(xiàn)。函數(shù)返回“下一個”（也許是同一個）節(jié)點。很少有事件能改變標(biāo)準(zhǔn)執(zhí)行流程；而且這些事件主要涉及異常情況。 Web 應(yīng)用 程序則不然，因為一旦用戶采取不在預(yù)料之中的操作（比如使用瀏覽器的歷史記錄、手工輸入鏈接以及模擬一次表單提交等等），就很容易打亂設(shè)計好的應(yīng)用程序邏輯。另外，采取 的行動還會決定并更新機器的狀態(tài)。 ③動作：條件滿足后執(zhí)行的動作。 電梯運行模式等同于普通電梯運行模式，電梯一般按照提出請求的先后順序進(jìn)行響應(yīng)。 當(dāng)電梯處在第三層時，若它收到二層電梯外上下樓請求、一層電梯外上樓請求、電梯內(nèi)到達(dá)二層和 一層請求時，電梯會按照指令下降到相應(yīng)樓層并開門、關(guān)門；若收到三層電梯外下樓請求只做開門響應(yīng)，隨后根據(jù)使用者進(jìn)入電梯后請求進(jìn)行響應(yīng)；其他請求不響應(yīng)。 處于最高層時，不管電梯內(nèi)或電梯外電梯都只可能接收到下降的請求信號?？偭鞒虉D如下 石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計 13 圖 34 總流程圖 電梯外部端口設(shè)計 時鐘信號（ clk）； 一樓電梯外人的 上升請求信號（ button[0]），二樓電梯外人的上升請求信號（ Button[1]） 。開始時有人按下一層外上升（ Button(0)=1）按鈕，電梯開門使用者進(jìn)入并按下到達(dá)三層（ floor(2)=1）請求，此時電梯關(guān)門并上升。 45 石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計 18 圖 45是一個在電梯中常見的復(fù)雜情況仿真，本實驗中共有四個人提出請求。本實驗使用的狀態(tài)圖考慮了不同狀態(tài)轉(zhuǎn)移過程中的所有情況。 石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計 20 第 5 章 結(jié)論與展望 結(jié)論 通過以上設(shè)計調(diào)試和改進(jìn)并通過較長時間的反復(fù)測試。 FPGA 在實現(xiàn)電梯控制方面比較靈活，可以通過對程序的修改來達(dá)到控制多個樓層，本設(shè)計在電梯控制方面做的比較全面，比如設(shè)計了內(nèi)外電梯的指示系統(tǒng)和當(dāng)前電梯運行情況顯示，能夠滿足一般的載客電梯的工作功能需要。當(dāng)然，我還要感謝寢室的兄弟們和其它同學(xué)，是他們在我完成論文的過程中給予我?guī)椭凸膭?，也是他們陪我度過了這四年最美好的生活。 SIEMATIC S一 7 300可編程序控 制器硬件和安裝手冊。 SIMATIC S7— 300可編程序控制器教程 [M]。 SIEMTIC STEP7 V5． 0系統(tǒng)手冊。最后，再次感謝我的老師、同學(xué)和大學(xué)期間所有的朋友們，是你們?yōu)槲业拇髮W(xué)生活增光添色，讓它變得五彩斑駁，尤為難忘。其使用便捷，貨運周期短，效率高，成本低，對貨運事業(yè)具有普相 當(dāng)?shù)慕?jīng)濟(jì)價值。用 VHDL 硬件描述語言的形式進(jìn)行 數(shù)字系統(tǒng)的設(shè)計方便靈活，利用 EDA 軟件進(jìn)行編譯優(yōu)化仿真極大地減少了電路設(shè)計時間和可能發(fā)生的錯誤。而且系統(tǒng)要求記憶目前沒有被石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計 19 響應(yīng)的請求。隨后電梯到達(dá)二層停止，待倆人 進(jìn)入后都沒有按下任何到達(dá)樓層請求。 石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計 17 圖 44 圖 44仿真了系統(tǒng)對同一樓層兩個不同到達(dá)樓層的響應(yīng)。使用者進(jìn)入后按下到達(dá)三樓請求（ floor(2)=1），電梯關(guān)門（ door=0）并上升（ up_down=1）最后到達(dá)三層（ position=3）并開門（ door=1）。如果電梯沒有接收到請求信號，電梯則停留在最高層。若電梯正處在下降狀態(tài)中收到外部請求，則只響應(yīng)比當(dāng)前所在樓層低的樓層的請求，到達(dá)需要到達(dá)最低樓層時再響應(yīng)高層請求。 電梯初始模式為一層關(guān)門狀態(tài)。動作不是必需的，當(dāng)條 件滿足后，也可以不執(zhí)行任何動作，直接遷移到新狀態(tài)。 狀態(tài)機可歸納為 4個要素，即現(xiàn)態(tài)、條件、動作、次態(tài)。它能處理任何順序的事件，并能提供有意義的響應(yīng) —— 即使這些事件發(fā)生的順序和預(yù)計的不同。 另一類應(yīng)用程序由外部發(fā)生的事件來驅(qū)動 —— 換言之，事件在應(yīng)用程序之外生成，無法由應(yīng)用程序或程序員來控制。當(dāng)?shù)竭_(dá)終態(tài)， 狀態(tài)機停止。在設(shè)計過程中 , 設(shè)計人員可以建立各種可再次利用的模塊 , 一個大規(guī)模的硬件電路的設(shè)計不可能從門級電路開始一步步地進(jìn)行設(shè)計 , 而是一些模塊的累加。同時， VHDL 語言也支持慣性延遲和傳輸延遲，這樣可以準(zhǔn)確地建立硬件電路的模型。 電子產(chǎn)品隨著技術(shù)的進(jìn)步，更新?lián)Q代日新月異，而掌握電子產(chǎn)品開發(fā)研制的動力源 — EDA 技術(shù)，是我們國家工程技術(shù)人員不可推卸的責(zé)任，因為中國的設(shè)計公司大多還處在發(fā)展的初級階段，所使用的設(shè)計工具都是幾年前國外的主流工具。 1987 年底， VHDL 被 IEEE 和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 FPGA 工作原理 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output 石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計 6 Block）和內(nèi)部連線（ Interconnect）三個部分。 CPLD 是一個有點限制性的結(jié)構(gòu)。但是他們也有很多的優(yōu)點比如可以快速成品，可以被修改來改正程序中的錯誤和更便宜的造價。隨著 EDA技術(shù)的發(fā)展，硬件電子電路的設(shè)計幾乎全部可以依靠計算機來完成，這樣就大大縮短了硬件電子電路設(shè)計的周期，從而使制造商可以快速開發(fā)出品種多、批量小的產(chǎn)品，以滿足市場的眾多需求。與傳統(tǒng)的原理圖設(shè)計方法相比， HDL 語言更適合描述規(guī)模大的數(shù)字系統(tǒng)，它能夠使設(shè)計者在比較抽象的層次上對所設(shè)計系統(tǒng)的結(jié)構(gòu)和邏輯功能進(jìn)行描述。 EDA 技術(shù)的出現(xiàn)，極 大地提高了電路設(shè)計的效率和可操作性，減輕了設(shè)計者的勞動強度。在 MAX +plusⅡ 平臺上的開發(fā)具有編程軟件具有采自易學(xué)易懂的梯形圖語言、控制靈活方便、抗干擾能力強、運行穩(wěn)定可靠等優(yōu)點。在將來各大品牌廠家為了生存和發(fā)展都會在公共網(wǎng)絡(luò)系統(tǒng)中建立自己電梯網(wǎng)站（電梯專用平臺），這也是一條必由之路。 （ 4）能記憶電梯內(nèi)外所有請求，并按照電梯運行規(guī)則按順序響應(yīng)，每個請求信號保留至執(zhí)行后消除。 設(shè)計目的 三層電梯廣泛應(yīng)用在大型的貨運之中。隨著電梯普及率的升溫，人們對電梯的要求也會越來越高。以 QuartusⅡ 為開發(fā)環(huán)境，最終將在 EDA實驗箱上實現(xiàn)三層電梯控制的基本功能顯示。作為通用型電梯應(yīng)該服務(wù)于大多數(shù)人，必須考慮電梯對內(nèi)外請求的響應(yīng)頻率。據(jù)資料統(tǒng)計，在美國乘其他交通工具的人數(shù)每年約為 80億人次，而乘電梯的人數(shù)每年卻有 540億人次之多。 電梯是集機電一體的 復(fù)雜系統(tǒng)，不僅涉及機械傳動、電氣控制和土建等工程領(lǐng)域，還要考慮可靠性、舒適感和美學(xué)等問題。而 FPGA 控制系統(tǒng)由于運行可靠性高，使用維修方便，抗干擾性強，設(shè)計和調(diào)試周期較短等優(yōu)點，倍受人們重視等優(yōu)點，已經(jīng)成為目前在電梯控制系統(tǒng)中使用最多的控制方式，目前也廣泛用于傳統(tǒng)繼電器控制系統(tǒng)的技術(shù)改造。 Quartus Ⅱ開發(fā)工具。電梯入口和內(nèi)部設(shè)有請求上下開關(guān)，供乘客選擇到達(dá)樓層。 二、基本要求 設(shè)計一個多層單轎廂電梯控制器，該控制器可以完成 3個樓層的載客服務(wù)。 四、應(yīng)收集的資料及參考文獻(xiàn) VHDL 語言開發(fā)。繼電器控制系統(tǒng)由于故障率高、可靠性差、控制方式不靈活以及消耗功率大等缺點，目前已逐漸被淘汰，微機控制系 統(tǒng)雖在智能控制方面有較強的功能，但也存在抗擾性差，系統(tǒng)設(shè)計復(fù)雜，一般維修人員難以掌握其維修技術(shù)等缺陷。此外，家用小型電梯將成為電梯家族中新的組成部分。美國一家保險公司對電梯的安全性做過認(rèn)真地調(diào)查和科學(xué)計算，其結(jié)論是 :乘電梯比走樓梯安全 5 倍。 內(nèi)部請求優(yōu)先控制方式方案：類似于出租車的工作方式，先將車上的人送至目的地，再去載客。 本設(shè)計是基于 VHDL 開發(fā)上的三層電梯控制器。中國的電梯市場增長也很樂觀，目前，每年增長率為 15%－ 18%。因此，本設(shè)計就是希望在以開發(fā)更安全、更快捷的三層電梯控制系統(tǒng)為前提下，結(jié)合電子設(shè)計技術(shù)，對電梯控制進(jìn)行設(shè)計。 （ 3）電梯到達(dá)有停站請求的樓層，開門指示燈亮，開門 8 秒后，電梯門關(guān)閉 (開門指示燈滅 )，電梯繼續(xù)進(jìn)行，直至執(zhí)行完最后一個請求信號后停留在當(dāng)前層。電梯上網(wǎng)能確保為客戶提供更優(yōu)質(zhì)全程的服務(wù)。使用 VHDL 語言進(jìn)行程序的設(shè)計，在 MAX +plusⅡ 軟件上對程序進(jìn)行編譯、仿真。 EDA技術(shù)就是以計算機為工具，設(shè)計者在 EDA 軟件平臺上，用硬件描述語言 HDL完成設(shè)計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。 (2)采用硬件描述語言進(jìn)行設(shè)計 采用硬件描述語言進(jìn)行電路與系統(tǒng)的描述是當(dāng)前 EDA 技術(shù)的另一個特征。 EDA 技術(shù)的發(fā)展和推廣應(yīng)用極大地推動了電子工業(yè)的發(fā)展。 FPGA 一般來說比 ASIC（專用集成芯片）的速度要慢，無法完成復(fù)雜的設(shè)計，而且消耗更多的電能。 CPLD 和 FPGA 的主要區(qū)別是他們的系統(tǒng)結(jié)構(gòu)。一些 FPGA 可以讓設(shè)備的一部分重新編輯而其他部分繼續(xù)正常運行。 FPGA 是由存放在片內(nèi) RAM 中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的 RAM 進(jìn)行編程。 VHDL 語言及程序概述 VHDL 的 英 文 全 名 是 VeryHighSpeed Integrated Circuit Hardware Description Language，誕生于 1982 年。在設(shè)計語言中，由于 VHL和 Verilog HDL 是目前通用的設(shè)計語言，在設(shè)計大系統(tǒng)時，不夠方便直觀，所以需要進(jìn)一步完善。 (2) VHDL 語言具有強大的硬件描述能力 VHDL 語言具有多層次的電路設(shè)計描述功能，既可描述系統(tǒng)級電路 , 也可以描述門級電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。 石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計 8 (5) VHDL 語言程序易于共享和復(fù)用 VHDL 語言采用基于庫 ( library) 的設(shè)計方法。這些節(jié)點中至少有一個必須是終態(tài)?！懊钚袑嵱贸绦颉笔沁@種傳統(tǒng)應(yīng)用程序的典型例子。 顯然，必須采取不同的技術(shù)來處理這些情況。這樣一來，任何邏輯都可建模成一系列事件 /狀態(tài)組合。動作執(zhí)行完畢后，可以遷移到新的狀態(tài)，也可以仍舊保持原狀態(tài)。程序根據(jù)電梯當(dāng)前位置和使用者所在樓層以及進(jìn)入電梯后的要求控制運行狀態(tài)。 若電梯正處在上升狀態(tài)中收到外部請求，則只響應(yīng)比當(dāng)前所在樓層高的樓層的請求，到達(dá)需要到達(dá)最高樓層時再響應(yīng)低層請求。此時，電梯就進(jìn)入預(yù)下降狀態(tài)，準(zhǔn)備作下降運行。 二樓電梯外人的下降請求信號（ But