八位二進(jìn)制累加器的設(shè)計(jì)(完整版)
【正文】 其真值表如下表所示： 輸入 輸出 A B Cin Sum Cout 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 全加器延時(shí)及功耗分析 首先，對(duì)上面的全加器進(jìn)行封裝。它雖然克服了空翻，但對(duì)輸入信號(hào)仍有限制。 （ 4） 超前進(jìn)位 超前進(jìn)位的所有位數(shù)進(jìn)位是同時(shí)完成的。 A COUT B SUM OUT CIN 累加器結(jié)構(gòu)圖 三、 方案選擇 八 位二進(jìn)制累加器 主要由兩大模塊組成： 八 位加法器與 八 位寄存器 。沒有像累加器這樣的暫存器，那 么 在每次計(jì)算 (加法，乘法，移位等等 ) 后就必須要把結(jié)果寫回到內(nèi)存，也許然后 再 讀回來。 按定制設(shè)計(jì)流程設(shè)計(jì)各自原理圖，確定參數(shù)，檢驗(yàn)無誤，即可進(jìn)行 原理圖仿真及分析、邏 輯功能驗(yàn)證、 版圖繪制、版圖寄生電容提取、 LVS驗(yàn)證及仿真分析。 通過選題，熟悉對(duì) cadence 工具的應(yīng)用，設(shè)計(jì)過程中運(yùn)用模塊化設(shè)計(jì)有助于整體的層次分明。然而存取 主內(nèi)存 的速度是比從 算數(shù) 邏輯 運(yùn)算 單元 (ALU) 到有直接路徑的累加器存取更慢。 八 位寄存器主要是由觸發(fā)器組成的， 八 位加法器由一位全加器組成，所以最終歸結(jié)到 八 位加法器的組成方式與各類觸發(fā)器方案的選擇。一個(gè) CP脈沖就能完成整個(gè)進(jìn)位過程。 （ 3） 邊沿觸發(fā)器： 邊沿觸發(fā)器 只能在 CP 上升沿（或下降沿）時(shí)刻接受輸入信號(hào) ，其狀態(tài)只能在 CP 上升沿（或下降沿）時(shí)刻發(fā)生翻轉(zhuǎn)。 DesignCreateFrom Cellview,生成的封裝 symbol 如圖 所示。同理可以分析出，當(dāng) Cin=0， A=0， B 由 10 變化時(shí)，上升延時(shí)最大。如下圖所示，是該 情況下的輸入輸出波形。 提取版圖之后，就進(jìn)行 LVS 驗(yàn)證，其輸出結(jié)果如下圖所示。所以，版圖仿真的最壞上升延時(shí)比原理圖仿真的最壞延時(shí)小 。由圖可知， Sum 最壞的上升延時(shí) ；而 Sum_layout 最壞的上升延時(shí) 。在相同的輸入情況下， Vdd=5V時(shí)的延時(shí)比 Vdd=。 模塊二、 DESIGN A MASTERSLAVE FLIPFLOP 觸發(fā)器介紹（包括工作原理，功能邏輯等） SD 和 RD 接至基本 RS 觸發(fā)器的輸入端，它們分別是預(yù)置和清零端，低電平有效。由基本 RS觸發(fā)器的邏輯功能可知， Q=Q3 非 =D。 狀態(tài)轉(zhuǎn)移圖： D 觸發(fā)器原理圖繪制 3. 利用創(chuàng)建的三輸入與非門符號(hào)設(shè)計(jì)主從觸發(fā)器 4. 對(duì)設(shè)計(jì)的主從觸發(fā)器創(chuàng)建符號(hào) D 觸發(fā)器原理圖仿真及分析 對(duì)上面的觸發(fā)器原理圖進(jìn)行封裝之后，建立如圖 所示的原理圖，原理圖主要用來分析觸器的最大時(shí)鐘頻率和最大時(shí)鐘歪斜 。 八 位累加器原理圖繪制 1. 調(diào)用全加器與觸發(fā)器的符號(hào)創(chuàng)建原理圖 八 位累加器創(chuàng)建符號(hào) 八 位累加器原理圖仿真及分析 仿真結(jié)果 ： 計(jì)算延時(shí) ： 八位累加器邏輯功能驗(yàn)證 QUARTUS軟件中利用 VERILOG HDL語言編寫八位累加器： 八位 二進(jìn)制累加 器 代碼 ： module accumulator8(Q,cout,A,cin,clk,clear)。 endmodule 八位 二進(jìn)制全加器 器 代碼 ： module add8(sum,cout,b,a,cin)。 input[7:0] in。 五、 本次課程設(shè)計(jì)收獲與心得 通過本次課程設(shè)計(jì)對(duì)八為二進(jìn)制累加器的設(shè)計(jì)與實(shí)現(xiàn)，確實(shí)積累了不少經(jīng)驗(yàn)，鍛煉了我的 獨(dú)立工作和實(shí)際動(dòng)手的能力，加深了對(duì)累加器工作原理的認(rèn)識(shí)，提高了對(duì)復(fù)雜的綜合性實(shí)踐環(huán)節(jié)具有分析問題、解決問題、概括總結(jié)的實(shí)際工作能力，對(duì)涉及累加器項(xiàng)目的開發(fā)、設(shè)計(jì)過程有了初步的認(rèn)識(shí)。使我明白，在以后的學(xué)習(xí)中，要不斷的完善自己的知識(shí)體系結(jié)構(gòu)，注意理論與實(shí)踐的結(jié)合，在整個(gè)設(shè)計(jì)過程中，重要的難點(diǎn)不在于設(shè)計(jì)理論原理，而在于 仿真驗(yàn)證及功耗延時(shí)性能的分析。 reg[7:0] qout。 output cout。 output cout。 2. 原理圖仿真驗(yàn)證結(jié)果： 3. 延時(shí)分析： 由圖上可知上升延時(shí)為 = ，下降延時(shí)為=， Q的上升時(shí)間為 =，下降時(shí)間為 =。這是因?yàn)?G3 和 G4 打開后，它們的輸出 Q3 和 Q4的狀態(tài)是互補(bǔ)的 ,即必定有一個(gè)是 0，若 Q3為 0，則經(jīng) G3輸
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