基于eda的數(shù)字時(shí)鐘課程設(shè)計(jì)報(bào)告-文庫(kù)吧在線文庫(kù)
【正文】 提高部分要求 ............................................................................................................ 3 三、方案論證（整體電路設(shè)計(jì)原理） ................................................................................ 3 四、各個(gè)模塊設(shè)計(jì)原理 ..................................................................................................... 4 分頻電路模塊設(shè)計(jì) .......................................................................................... 5 秒計(jì)時(shí)器模塊設(shè)計(jì) .......................................................................................... 7 分計(jì)時(shí)器模塊設(shè)計(jì) .......................................................................................... 9 小時(shí)計(jì)時(shí)器模塊設(shè)計(jì) ..................................................................................... 11 報(bào)時(shí)模塊設(shè)計(jì) ............................................................................................... 13 五、實(shí)驗(yàn)中遇到問(wèn)題及解決方法 ..................................................................................... 20 六、結(jié)論 ........................................................................................................................ 20 七、實(shí)驗(yàn)心得 ................................................................................................................. 21 八、參考文獻(xiàn) ................................................................................................................. 22 一、 設(shè)計(jì)內(nèi)容簡(jiǎn)介 設(shè)計(jì)一個(gè)數(shù)字鐘，可以完 成 00:00:00 到 23:59:59 的計(jì)時(shí)功能，并在控制電路的作用下具有保持、清零、快速校時(shí)、快速校分、整點(diǎn)報(bào)時(shí)等功能。只需使清零開(kāi)關(guān)按下時(shí)各計(jì)數(shù)器的清零端均可靠接入有效電平（本實(shí)驗(yàn)中是低電平），而清零開(kāi)關(guān)斷開(kāi)時(shí)各清零端均接入無(wú)效電平即可。 四、各個(gè) 模塊設(shè)計(jì)原理 中南大學(xué)信息院自動(dòng)化梁雪林設(shè)計(jì) 總體 的頂層 原理圖如下： 分頻電路模塊設(shè)計(jì) 一、原理圖： 二、 源代碼 : Library ieee。 Architecture one of fenp is 中南大學(xué)信息院自動(dòng)化梁雪林設(shè)計(jì) Signal F1k:STD_LOGIC。 and clk39。 1111 1001 11110000 0000 0000=4000 fen ping if t12=111 then F500=39。139。 p2:process(F1k,F500,F1) variable t2:std_logic。139。event and F500=39。039。139。 end。 sec2,sec1:buffer std_logic_vector(3 downto 0)。039。 elsif (sec1=1001) then jidao 9s sec1=0000。 end if。 miao jinwei clk1s:in std_logic。 then clkx=clk1s。 min2=0000。 minco=39。 use 。 begin pclkh:process(clkh,clk1s,seth) begin if seth=39。139。 end process。 clk1k:in std_logic。 variable hou:std_logic_vector(7 downto 0)。 when 0100= flag500:=39。flag1k:=39。139。139。 when 0010= flag500:=39。 when others= flag500:=39。039。139。 elsif( (hou2=0000 and hou1=0110)and min1=1001 and min2=0101 and sec2=0101) then 6 xiaoshi 59fen 50miao case sec1 is mingjiao 4ci 3 di 1 gao 135 9 when 0001= flag500:=39。 when 0111= flag500:=39。 end case。139。039。 when 0100= flag1k:=39。 中南大學(xué)信息院自動(dòng)化梁雪林設(shè)計(jì) when others= flag500:=39。139。139。 else flag500:=39。 then alarm=clk500。 end。實(shí)驗(yàn)開(kāi)始設(shè)計(jì)基本功能電路時(shí)我們進(jìn)展得很順利，當(dāng)天即完成了基本計(jì)時(shí)功能。 這次實(shí)驗(yàn)中積累了如下經(jīng)驗(yàn)： 系統(tǒng)設(shè)計(jì)進(jìn)
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