【正文】 提高部分要求 ............................................................................................................ 3 三、方案論證（整體電路設計原理） ................................................................................ 3 四、各個模塊設計原理 ..................................................................................................... 4 分頻電路模塊設計 .......................................................................................... 5 秒計時器模塊設計 .......................................................................................... 7 分計時器模塊設計 .......................................................................................... 9 小時計時器模塊設計 ..................................................................................... 11 報時模塊設計 ............................................................................................... 13 五、實驗中遇到問題及解決方法 ..................................................................................... 20 六、結論 ........................................................................................................................ 20 七、實驗心得 ................................................................................................................. 21 八、參考文獻 ................................................................................................................. 22 一、 設計內容簡介 設計一個數字鐘，可以完 成 00:00:00 到 23:59:59 的計時功能，并在控制電路的作用下具有保持、清零、快速校時、快速校分、整點報時等功能。只需使清零開關按下時各計數器的清零端均可靠接入有效電平（本實驗中是低電平），而清零開關斷開時各清零端均接入無效電平即可。 四、各個 模塊設計原理 中南大學信息院自動化梁雪林設計 總體 的頂層 原理圖如下： 分頻電路模塊設計 一、原理圖： 二、 源代碼 : Library ieee。 Architecture one of fenp is 中南大學信息院自動化梁雪林設計 Signal F1k:STD_LOGIC。 and clk39。 1111 1001 11110000 0000 0000=4000 fen ping if t12=111 then F500=39。139。 p2:process(F1k,F500,F1) variable t2:std_logic。139。event and F500=39。039。139。 end。 sec2,sec1:buffer std_logic_vector(3 downto 0)。039。 elsif (sec1=1001) then jidao 9s sec1=0000。 end if。 miao jinwei clk1s:in std_logic。 then clkx=clk1s。 min2=0000。 minco=39。 use 。 begin pclkh:process(clkh,clk1s,seth) begin if seth=39。139。 end process。 clk1k:in std_logic。 variable hou:std_logic_vector(7 downto 0)。 when 0100= flag500:=39。flag1k:=39。139。139。 when 0010= flag500:=39。 when others= flag500:=39。039。139。 elsif( (hou2=0000 and hou1=0110)and min1=1001 and min2=0101 and sec2=0101) then 6 xiaoshi 59fen 50miao case sec1 is mingjiao 4ci 3 di 1 gao 135 9 when 0001= flag500:=39。 when 0111= flag500:=39。 end case。139。039。 when 0100= flag1k:=39。 中南大學信息院自動化梁雪林設計 when others= flag500:=39。139。139。 else flag500:=39。 then alarm=clk500。 end。實驗開始設計基本功能電路時我們進展得很順利，當天即完成了基本計時功能。 這次實驗中積累了如下經驗： 系統(tǒng)設計進