【正文】 字，就有多少個譯碼驅動電路，所需譯碼驅動電路多。 ? 每個多路轉接開關由兩個 MOS管組成，控制一列中的 64個存儲電路的位線與讀 /寫電路的接通。 ? 存儲體中共有 4096個六管存儲單元電路，排列成 64 64陣列。 CS WECSCSWEWE2022/3/13 64 2114的讀、寫周期 ? 在與 CPU連接時， CPU的控制信號與存儲器的讀、寫周期之間的配合問題是非常重要的。其相 “ 與 ” 的寬度至少應為 tW ? 寫數(shù)時間 tW：片選 CS 和寫命令 WE 信號均為低的時間。請指出圖中寫入時序中的錯誤，并畫出正確的寫入時序圖。 ? 16k的存儲器應有 14根地址線，為了節(jié)省引腳，該芯片只使用 7根地址線 A6～ A0，采用分時復用技術，分兩次把 14位地址送入芯片。同時，經(jīng)放大后的信息又回送到原電路進行重寫，使信息再生。 2022/3/13 79 ? 讀出時 ，先使 φ 2＝ 0， T5截止。使 T1截止， T2導通，因而 W2端輸出低電平，經(jīng) I/O緩沖器輸出 “ 0”信息，并回送到原電路，使信息再生。 ? ② 所需的芯片數(shù)量： ? 2022/3/13 87 ? 例：用 2114芯片組成 32K 8位的存儲器，所需2114芯片數(shù)為： ? ③ 如何把許多芯片連接起來。 ? 2114為 1K 4位的芯片，現(xiàn)存儲器要求容量為1K 8位，單元數(shù)滿足，位數(shù)不滿足，需要1K 8/1K 4＝ 2片 2114來構成存儲器。 ? 字擴展的連接方式 ： ? ① 將所有芯片的地址線、數(shù)據(jù)線、讀 /寫控制線均對應地并接在一起，連接到地址、數(shù)據(jù)、控制總線的對應位上。 ? 設存儲器從 0000H開始連續(xù)編址，則四塊芯片的地址分配： ? 第一片地址范圍為： 0000H～ 3FFFH ? 第二片地址范圍為： 4000H～ 7FFFH ? 第三片地址范圍為： 8000H～ BFFFH ? 第四片地址范圍為： C000H～ FFFFH 2022/3/13 93 A15A14 A13A12……… A2A1A0 00 00000000000000 00 11111111111111 0000H～ 3FFFH 第一片 01 00000000000000 01 11111111111111 4000H～ 7FFFH 第二片 10 00000000000000 10 11111111111111 8000H～ BFFFH 第三片 11 00000000000000 11 11111111111111 C000H～ FFFFH 第四片 片內(nèi)地址 片選地址 2022/3/13 94 2022/3/13 95 3．字和位同時擴展 ? 當芯片的單元數(shù)和單元的數(shù)據(jù)位均不滿足存儲器的要求時需要進行字和位的同時擴展。 ? 存儲器地址線 A12～ A0，芯片 片內(nèi)地址 A9～ A0，高三位地址 A1 A1 A10用于選片尋址。 ? 3. 部分譯碼法 ? 片外的高地址部分地與譯碼器相連，譯碼器輸出為片選信號。 ? 其他的輔助芯片 （ 譯碼器 、 門電路 ） 自選 ， 但要說明它們的功能 。 ? 如 512KX8位，對外有 36個引腳的 36線。 2022/3/13 120 ? 3. 刷新方式 ? 當主存需要刷新時， CPU不能訪存，所以要盡可能讓刷新時間少占用 CPU時間。 2022/3/13 122 ? ⑵ 分散式刷新 ? 加大 CPU的總線周期，使其中包含一個刷新周期。 ? 異步式刷新是前兩種刷新方式的折衷。 2022/3/13 128 2022/3/13 129 ? 連續(xù)地讀寫同一塊 DRAM芯片，它是不能在 tRAC所規(guī)定時間內(nèi)完成讀寫的。表 DRAM芯片的訪問時間和存取周期。在 CPU訪問內(nèi)存條 B時，內(nèi)存條A進行預充。 2022/3/13 140 ? 當訪問一頁中的第一個存儲單元電路時，既需要給出行地址，又需要給出列地址，故訪問這個存儲單元電路所花時間為標準訪問時間 tRAC,從第二個存儲單元電路開始，到同一頁的最后一個存儲單元電路，訪問其中一個存儲單元電路的時間要比訪問第一個短得多，這個時間通常稱為 tCAC（列訪問時間）。 2022/3/13 146 ? 當給出行地址后，用有效的 RAS信號將行地址鎖存到行地址譯碼器中，即行地址在訪問本行中的存儲單元電路的過程中不再變化。靜態(tài)列模式的訪問時序參見圖 412，表 44是時序參數(shù)。表 46是 1M 1位 85ns的 DRAM芯片在各種操作模式下的時序參數(shù)值，而表 47是該芯片在各種操作模式下訪問連續(xù)四位和訪問一頁所需的時間。 2022/3/13 164 ? 圖 414是 SDRAM操作時序，圖中有一個公共時鐘，地址、數(shù)據(jù)和控制信號都與之同步，而在 EDO和快速頁模式DRAM的時序圖中，是沒有這樣一個公共時鐘信號的。每次突發(fā)讀出的單元數(shù)目稱為突發(fā)長度（ burst length）。 ? 輔存主要有磁表面存儲器和光存儲器兩類，如磁盤、磁帶、光盤等。 2022/3/13 169 輔助存儲器 ? 輔助存儲器作為主存儲器的后援存儲器，用于存放 CPU當前暫時不用的程序和數(shù)據(jù)。由于 CPU讀 DRAM的內(nèi)容是用于填充 Cache，所以要一次讀幾個連續(xù)的單元 . 2022/3/13 167 ? 因此， CPU在給出第一個單元的地址后，后續(xù)單元的地址就無需再給出了，從而節(jié)省了用于建立地址和保持信號的時間。圖 413比較了快速頁模式 DRAM和 EDO DRAM的存取操作時序，表 48是 70ns和 60ns的 DRAM的時序參數(shù)值。 2022/3/13 153 4) 半字節(jié)模式 DRAM ? 半字節(jié)模式 DRAM芯片在工作時，先給出行地址，并輔以有效的 RAS信號，將行地址鎖存，之后再給出列地址，同時 CAS信號有效，將第一個列地址鎖存，然后 RAS信號保持有效，行地址不再變化，而 CAS信號在有效和無效狀態(tài)之間不停地切換，連續(xù)讀出一行的四位。由于不需要啟動和保持列地址選擇信號 CAS，從而節(jié)省了時間，所以使用靜態(tài)列模式 DRAM芯片構成的內(nèi)存，可以實現(xiàn)采用較高工作頻率工作的系統(tǒng)。注意，對于頁模式DRAM芯片，它不僅能支持頁模式讀寫，還可以支持標準模式讀寫。 2022/3/13 138 2) 頁模式 DRAM ? 頁模式 DRAM的設計思想是：由于在絕大多數(shù)情況下， CPU對存儲器的訪問，都是按照連續(xù)的單元地址進行訪問的，所以沒必要象在標準模式中那樣，每次都要給出行地址和列地址。圖 411展示了交錯內(nèi)存的結構。但要連續(xù)訪問地址相鄰的多個單元，每次訪問都需要 190ns， DRAM內(nèi)部需要 90ns的預充時間為下一次訪問做準備。 2022/3/13 125 ? 異步式刷新既充分利用 2ms的最大刷新間隔，保持存儲系統(tǒng)的高速性，又大大縮短了主機的“ 死區(qū) ” ，所以是一種最常用的刷新方式。 2022/3/13 123 ? 以 128 128陣列、存取周期為 500ns的存儲器為例。 ? CPU的 “ 死區(qū) ” ：停止讀 /寫操作的刷新時間。 ? 刷新的間隔時間主要根據(jù)電容電荷泄放速度決定。 ? 這樣，存儲模塊作為獨立的不可分割的整體存在 ?內(nèi)存條 2022/3/13 115 內(nèi)存條類型 ? ? （ 1） SIMM 單列直插存儲模塊，有 30線和 72線兩種規(guī)格。 2022/3/13 106 ? 請用 2K?8bit的 SRAM設計一個 8K?16bit的存儲器 ， 并畫出存儲器與 CPU的連接原理圖 。 ROM D7～ D0 A13 A0 CS DE … RAM D7～ D0 A13 A0 CS RD … WR 2022/3/13 101 ? ROM區(qū)： 16K 8位，需 1片 16K 8位 ROM芯片 ? RAM區(qū)： 32K 8位，需 2片 16K 8位 RAM芯片 ? I/O區(qū)： 16K 8位，主存不應使用 A15A14 A13A12……… A2A1A0 00 00000000000000 00 11111111111111 0000H～ 3FFFH ROM區(qū) 01 00000000000000 01 11111111111111 4000H～ 7FFFH I/O區(qū) 10 00000000000000 10 11111111111111 8000H～ BFFFH RAM區(qū) 1 11 00000000000000 11 11111111111111 C000H～ FFFFH RAM區(qū) 2 2022/3/13 102 ROM A13～ A0 CS DE RAM D7～ D0 A15 A14 CS RD WR RAM Y0 CS RD WR 地址譯碼器 MEMR Y2 Y3 Y1 R/W 2022/3/13 103 地址分配與片選的關系 ? 存儲空間 片內(nèi)空間 ?擴容 ? 三種方法： ? 1. 線選法 ? 片外的高地址直接（或經(jīng)反相器）分別接到各存儲器芯片的 CS引腳。 2022/3/13 96 ? ③ 不同地址區(qū)域內(nèi)，同一位芯片的數(shù)據(jù)線對應地并接在一起，連接到數(shù)據(jù)總線的對應位上。 2022/3/13 92 ? 例：用 16K 8位的存儲器芯片構成 64K 8位的存儲器。 MREQ 為 CPU的訪存請求信號，作為 2114的片選信號連接到 CS 上。 ? 采用 位擴展時， 芯片的單元數(shù)（字數(shù)）與存儲器的單元數(shù)是一致的。 2022/3/13 82 4116芯片的讀、寫周期時序 ? 在讀周期中，行地址必須在 RAS有效前有效，列地址必須在 CAS有效前有效，并且在 CAS到來之前， WE必須為高電平，并保持到 CAS結束之后。這樣，在放大器兩側的位線 W1和 W2上將有不同電位： ? 預選單元側具有 0與 1電平的中間值 ? 被選行側具有所存信息的電平值 0或 1。 ? TMS4116的刷新是按行進行的，每次只加行地址，不加列地址，即可實現(xiàn)被選行上的所有存儲電路的刷新。 ? 每根行選擇線控制 128個存儲電路的字線。因此，當R/W線處于低電平時，如果數(shù)據(jù)線改變了數(shù)值，那么存儲器將存儲新的數(shù)據(jù)⑤。 CS WECS WECS WEWE2022/3/13 67 ? 寫周期 tWC：對芯片進行連續(xù)兩次寫操作的最小間隔時間。 CS2022/3/13 65 ? 讀周期 tRC ：存儲芯片進行兩次連續(xù)讀操作時所必須間隔的時間。 4個存儲電路對應一個字的 4位。 CS WR/2022/3/13 59 2. 存儲器芯片舉例 ? 1） Intel 2114芯片 ? Intel 2114 是 1K 4位的靜態(tài) MOS存儲器芯片。將 12位地址分為 6位行地址和 6位列地址。 ? 存儲體中所有存儲單元的相同位組成一列，一列中所有單元電路的兩根位線分別連在一起，并使用一個讀 /寫放大電路。 ? 半導體存儲器芯片一般有兩種結構：字片式結構和位片式結構。要使閃存替代硬盤，有兩個問題必須解決，其一是成本因素，即同等容量的 “ U盤 ” 價格要與同等容量的硬盤價格相差不大；其二是閃存可擦寫的次數(shù)必須象硬盤一樣在理論上是無限的。這使得 EPROM與PROM有本質的不同。 2022/3/13 42 ? 2. 只讀存儲器 ? 只讀存儲器的特點是，在系統(tǒng)斷電以后，只讀存儲器中所存儲的內(nèi)容不會丟失。但由于電容本身不可避免地會產(chǎn)生漏電，因此 DRAM存儲器芯片需要頻繁的刷新操作，但 DRAM的存儲密度大大提高了。它們各自又有許多不同的類型。高速的存儲器往往價格也高，因而容量也不可能很大。請給出 1個 8位、 2個 16位、 2個 32位、 1個 64位等信息的存儲地址。 ? 由于存儲器一次存取操作后，需有一定的恢復時間，所以存儲周期 TM大于取數(shù)時間 TA。 ? ② 在以字節(jié)為編址單位的機器中