【正文】 OM，PROM）是一種提供給用戶，把他們要寫入的信息 “ 燒 ” 入其中的 ROM。 2022/3/13 42 ? 2. 只讀存儲器 ? 只讀存儲器的特點是，在系統(tǒng)斷電以后，只讀存儲器中所存儲的內(nèi)容不會丟失。 2022/3/13 41 ? 為了在斷電后保存其中的內(nèi)容， NVRAM芯片使用了下面的技術(shù)： ? （ 1）它使用由 CMOS構(gòu)成的功耗極低的SRAM存儲單元。但由于電容本身不可避免地會產(chǎn)生漏電，因此 DRAM存儲器芯片需要頻繁的刷新操作，但 DRAM的存儲密度大大提高了。 2022/3/13 38 ? 1) 靜態(tài) RAM ? 靜態(tài) RAM（ Static RAM, SRAM）中的每一個存儲單位都由一個觸發(fā)器構(gòu)成，因此可以存儲一個二進制位，只要不斷電就可以保持其中存儲的二進制數(shù)據(jù)不丟失。它們各自又有許多不同的類型。大量的信息存放在大容量的輔助存儲器中，當(dāng)需要使用這些信息時，借助輔助軟、硬件，自動地以頁或段為單位成批調(diào)入主存中。高速的存儲器往往價格也高，因而容量也不可能很大。 ? 設(shè)存儲器容量為 S位，總價格為 C總 ，每位價格為 c ? c＝ C總 /S ? C總 不僅包含存儲器組件本身的價格，也包括為該存儲器操作服務(wù)的外圍電路的價格。請給出 1個 8位、 2個 16位、 2個 32位、 1個 64位等信息的存儲地址。 ? 帶寬的單位：兆字節(jié) /秒 ? 提高存儲器速度的途徑 ? ① 提高總線寬度 W，如采用多體交叉存儲方式。 ? 由于存儲器一次存取操作后，需有一定的恢復(fù)時間，所以存儲周期 TM大于取數(shù)時間 TA。 ? 即從接到 CPU發(fā)出的讀 /寫命令和地址信號到數(shù)據(jù)讀入 MDR/從 MDR寫入 MEM所需的時間。 ? ② 在以字節(jié)為編址單位的機器中，常用字節(jié)表示存儲容量，例如 4MB、 16MB分別表示主存可容納 4兆個字節(jié) (MB)信息和 16兆個字節(jié)信息。 ? 由于異步控制方式允許不同速度的設(shè)備進行信息交換，所以多用于 CPU與外設(shè)的數(shù)據(jù)傳送中。 ? 同步控制方式 ：數(shù)據(jù)傳送在固定的時間間隔內(nèi)完成。如果存儲器采用異步控制方式，當(dāng)一個存取操作完成后，該控制電路還應(yīng)給出存儲器操作完成（ MFC）信號。 ? ⑻ 讀寫電路 ：根據(jù) CPU發(fā)出的讀寫控制命令，控制對存儲單元的讀寫。即每個字的編址中最低 2位的二進制數(shù)必須是 “ 00” ，這樣可以由地址的低兩位來區(qū)分不同的字節(jié)。 2022/3/13 12 ? ⑸ 存儲單元的編址 ? 編址單位：存儲器中可尋址的最小單位。存儲體一般都排列成陣列形式，所以又稱存儲陣列。 ? ③ 能夠識別器件當(dāng)前的狀態(tài)。 ? 作為存儲元的條件： ? ① 有兩個穩(wěn)定狀態(tài)。如 ROM、磁盤、光盤等。如光盤存儲器?，F(xiàn)多為磁表面存儲器，如磁盤、磁帶等。 ? 目前，構(gòu)成存儲器的存儲介質(zhì)主要是半導(dǎo)體器件和磁性材料。 ? (4) 直接存取存儲器（ DAM） ? 介于 RAM和 SAM之間的存儲器。 ? ROM可以作為主存的一部分，用于存放不變的程序和數(shù)據(jù)，與 RAM分享相同的主存空間。 Cache用于存放 CPU立即要運行或剛使用過的程序和數(shù)據(jù)。當(dāng)需要運行程序和數(shù)據(jù)時，將它們成批調(diào)入內(nèi)存供 CPU使用。用于存放當(dāng)前運行的程序和數(shù)據(jù)。2022 張功萱、 顧一禾、王曉峰修訂 1 第四章 存儲器系統(tǒng) 2022/3/13 2 本章學(xué)習(xí)內(nèi)容 ? 存儲器的分類及層次結(jié)構(gòu) ? 半導(dǎo)體存儲器的工作原理以及與 CPU的連接。 ? 輔助存儲器的工作原理 2022/3/13 3 存儲器概述 ? 存儲器 ：計算機的存儲部件，用于存放程序和數(shù)據(jù)。主存儲器設(shè)在主機內(nèi)部，所以又稱內(nèi)存儲器。 ? CPU不能直接訪問輔助存儲器。 2022/3/13 6 2．按存取方式分類 ? (1) 隨機存取存儲器 (RAM) ? 存儲器任何單元的內(nèi)容均可按其地址隨機地讀取或?qū)懭耄掖嫒r間與單元的物理位置無關(guān)。 ROM還可以用作其它固定存儲器，如存放微程序的控制存儲器、存放字符點陣圖案的字符發(fā)生器等。也稱半順序存儲器。 ? (1)磁存儲器 ? 采用磁性材料制成存儲器。 ? (2)半導(dǎo)體存儲器 ? 用半導(dǎo)體器件組成的存儲器。 ? 4. 按信息的可保存性分類 ? (1) 易失性存儲器 ? 電源掉電后，信息自動丟失。 2022/3/13 10 主存儲器的組成和基本操作 ? 1. 主存的基本組成 ? ⑴ 存儲元件 （ 存儲元 、 存儲位 ） ? 能夠存儲一位二進制信息的物理器件。即可以存儲 “ 0”、 “ 1” 。即可以讀出所存的“ 0”、 “ 1”。 ? ⑷ 存儲單元的地址 ：存儲體中每個存儲單元被賦予的一個唯一的編號。 ? ① 按字節(jié)編址：相鄰的兩個單元是兩個字節(jié)。 2022/3/13 13 地址 00 01 10 11 0000 0 1 2 3 0100 4 5 6 7 1000 8 9 10 11 1100 12 13 14 15 2022/3/13 14 主存的基本組成 2022/3/13 15 ? ⑹ 地址寄存器 ：用于存放所要訪問的存儲單元的地址。 ? ⑼ 數(shù)據(jù)寄存器 ：暫存需要寫入或讀出的數(shù)據(jù)。 2022/3/13 17 2. 主存與 CPU的連接及主存的操作 ? 主存儲器用于存放 CPU正在運行的程序和數(shù)據(jù)。即在一個存取周期內(nèi)完成。 2022/3/13 20 存儲器的主要性能指標(biāo) ? 衡量主存的性能指標(biāo)主要有： ? 1．存儲容量：存儲器所能存儲的二進制信息總量。 2022/3/13 21 ? 存儲容量的主要計量單位： ? 1K＝ 210＝ 1024 ? 1M＝ 220＝ 1024K＝ 1048576 ? 1G＝ 230＝ 1024M＝ 1073741824 ? 容量與存儲器地址線的關(guān)系 ? 1K＝ 210 需要 10根地址線 ? 1M＝ 220 需要 20根地址線 ? 256M＝ 228 需要 28根地址線 2022/3/13 22 2．速度 ? 由于主存的速度慢于 CPU速度，所以主存速度直接影響著 CPU執(zhí)行指令的速度。 ? 讀出時間 ：從存儲器接到有效地址開始到產(chǎn)生有效輸出所需的時間。 ? 半導(dǎo)體存儲器 TM＝ TA＋ 一定的恢復(fù)時間 ? MOS型存儲器的 TM約 100ns ? 雙極型 TTL存儲器的 TM約 10ns 2022/3/13 24 ? ⑶ 帶寬 （ 存儲器數(shù)據(jù)傳輸率 、頻寬 Bm） ? 存儲器單位時間所存取的二進制信息的位數(shù)。 ? ② 減少 TM，如引入 Cache。 2022/3/13 26 ? 1. 無邊界情況 0000H 0008H 0010H 64位 /存儲周期 0020H ? ? ? ? ? ? 0018H 2022/3/13 27 無邊界的問題 ? 若地址分配不合理的話，則會出現(xiàn)兩個周期才能將數(shù)據(jù)傳送完畢。 ? 存儲器的總價格與存儲容量成正比，與存儲周期成反比。 ? 為了較好地解決存儲器容量、速度與價格之間的矛盾，在現(xiàn)代計算機系統(tǒng)中，通常都是通過輔助軟、硬件，將不同容量、不同速度、不同價格的多種類型的存儲器組織成統(tǒng)一的整體。 ? Cache —— 主存層次 ? 主要解決速度問題 。 2022/3/13 37 半導(dǎo)體存儲器的分類 ? 1. 隨機存取存儲器 ? 由于大多數(shù)隨機存取存儲器在斷電后會丟失其中存儲的內(nèi)容，故這類隨機存取存儲器又被稱為易失性存儲器。使用觸發(fā)器作為存儲單位的問題是，每個存儲單位至少需要 6個MOS管來構(gòu)造一個觸發(fā)器，以便存儲一位二進制信息，所以 SRAM存儲芯片的存儲密度較低，即每塊芯片的存儲容量不會太大。 2022/3/13 40 ? 3) 非易失性 RAM ? 一般情況下，不論 DRAM還是 SRAM都是易失性的，即斷電后存儲的信息會丟失掉。 ? （ 2）內(nèi)部使用鋰電池作為后備電源。因此只讀存儲器是非易失性存儲器。PROM為一次可編程 ROM（ One Time Programmable ROM，OTPROM）。 EPROM芯片可被編程、擦除幾千次。 2022/3/13 46 ? 4) 閃爍可編程可擦除 ROM ? 閃爍可編程可擦除 ROM（ flash memory EPROM），簡稱閃存。 2022/3/13 47 ? 5) 掩膜 ROM ? 掩膜 ROM中的內(nèi)容是由半導(dǎo)體存儲芯片制造廠家，在制造該芯片時，直接寫入 ROM中的，即掩膜 ROM不是用戶可編程 ROM。把存儲體及其外圍電路 (包括地址譯碼與驅(qū)動電路、讀寫放大電路及時序控制電路等 )集成在一塊硅片上，稱為存儲器組件。 2022/3/13 50 存儲器芯片 … An－ 1～ 0 … Dm－ 1～ 0 R/W CS 電源 地線 2022/3/13 51 字片式結(jié)構(gòu)的存儲器芯片 （ 64字 8位） 2022/3/13 52 ? 單譯碼方式 （一維譯碼）：訪存地址僅進行一個方向譯碼的方式。 ? 6位訪存地址經(jīng)地址譯碼器譯碼選中某一輸出端有效時，與該輸出端相聯(lián)的一行中的每個單元電路同時進行讀寫操作，實現(xiàn)一個字的同時讀 /寫。讀 /寫放大電路與雙向數(shù)據(jù)線相連。 ? 雙譯碼方式 （ 二維譯碼）：采用行列譯碼的方式，位于選中的行和列的交叉處的存儲單元被唯一選中。 ? 對于給定的訪存地址，經(jīng)行、列譯碼后，選中一根行地址選擇線和列地址選擇線有效。 2022/3/13 58 ? 當(dāng)選中存儲芯片工作時，首先給定訪存地址，并給出片選信號 CS 和讀寫信號 R/W 6行列地址，被選的行、列選擇線的交叉處的存儲電路被唯一地選中，讀出或?qū)懭胍晃欢M制信息。采用 N— MOS工藝制作，雙列直插式封裝。 ? 地址譯碼采用二維譯碼結(jié)構(gòu)， 10位地址碼分成兩組， A8～ A3作為 6位行地址，經(jīng)行地址譯碼器驅(qū)動 64根行選擇線。 2022/3/13 62 2022/3/13 63 ? 在存儲體內(nèi)部的陣列結(jié)構(gòu)中，存儲器的讀 /寫操作由片選信號 CS 與讀 /寫控制信號 WE 控制。 ? 對于已知的 RAM存儲片，讀寫周期是已知的。 tRC≥t A ? CPU訪問存儲器讀數(shù)據(jù)時，從給出地址有效起，只有經(jīng)過 tA長的時間才能在數(shù)據(jù)總線上可靠的獲得數(shù)據(jù)，而連續(xù)的讀數(shù)操作必須保留間隔時間 tRC。 ? 滯后時間 tAW：在有效寫入數(shù)據(jù)出現(xiàn)前， RAM的數(shù)據(jù)線上存在著前一時刻的數(shù)據(jù) DOUT，故在地址線發(fā)生變化后， CS 、 WE 均需滯后 tAW才能有效，以避免將無效數(shù)據(jù)寫入到 RAM中。 tWC＝ tAW＋ tW＋ tWR ? 為保證數(shù)據(jù)可靠寫入， CPU送至 RAM的寫入數(shù)據(jù) DIN必須在 CS 、 WE 失效前的 tDW時刻出現(xiàn)，并延續(xù)一段時間 tDH（此刻地址線仍有效， tWR＞ tDH）。 ? ? 2022/3/13 69 ? 解：寫入存儲器的時序信號必須同步。同樣，當(dāng) R/W線處于低電平時地址線如果發(fā)生了變化，那么同樣數(shù)據(jù)將存儲到新的地址②或③。 ? 行地址選通信號 RAS ：用于將低 7位地址 A6～A0打入行地址緩沖器鎖存。列選擇線控制讀出再生放大器與 I/O緩沖器的接通，控制數(shù)據(jù)的讀出或?qū)懭搿? ? 列地址經(jīng)列地址譯碼選中某根列線有效，接通相應(yīng)的列控制門，將該列上讀出放大器輸出的信息送入 I/O緩沖器，經(jīng)數(shù)據(jù)輸出寄存器輸出到數(shù)據(jù)總線上。即一次可以刷新 128個存儲單元電路。放大器處于不穩(wěn)定平衡狀態(tài)。 2022/3/13 80 ? 若選中存儲電路原存 “ 1”，則 W2電位高于 W1的電位。 2022/3/13 81 ? 寫入時 ，在 T T4開始導(dǎo)通的同時，將待寫信息加到 W2上。 ? 在寫周期中，當(dāng) WE有效之后，所加的 DIN信號必須保持到 CAS變?yōu)榈碗娖街?，RAS、 CAS和 WE全部有效時，將 DIN數(shù)據(jù)寫入被選的存儲單元。 ? 通常存儲器芯片在單元數(shù)和位數(shù)方面都與實際存儲器要求有很大差距，所以需要在字方向和位方向兩個方面進行擴展。 ? 位擴展的連接方式 ： ? ① 將所有存儲器芯片的地址線、片選信號線和讀/寫控制線均對應(yīng)的并接在一起，連接到地址和控制總線的對應(yīng)位上。 ? 1K 8位的存儲器共需 8根數(shù)據(jù)線 D7～ D0，兩片 2114各自的 4根數(shù)據(jù)線分別用于連接 D7～ D4和 D3～ D0。 2022/3/13 90 2022/3/13 91 2．字擴展 ? 當(dāng)芯片單元中的的位數(shù)滿足存儲器位數(shù)的要求，但芯片的單元數(shù)不滿足存儲器單元數(shù)要求時，需要進行字擴展。 ? ②