【正文】 等教育出版社， 2022： 11~26。 模 8 計數(shù)器輸出 qout[3..0]接的是數(shù)碼模塊 qt[3..0]，從數(shù)碼模塊 VHDL 程序即附錄八來看， （ 1）當 qt 輸出（ 01111111）時， scan 為 7F，選中左起第一片數(shù)碼管； （ 2）當 qt 輸出（ 10111111）時， scan 為 BF，選中左起第二片數(shù)碼管； （ 3）當 qt 輸出（ 11011111）時， scan 為 DF，選中左起第三片數(shù)碼管； （ 4）當 qt 輸 出（ 11101111）時， scan 為 EF，選中左起第四片數(shù)碼管； （ 5）當 qt 輸出（ 11110111）時， scan 為 F7，選中左起第五片數(shù)碼管； （ 6）當 qt 輸出（ 11111011）時， scan 為 FB，選中左起第六片數(shù)碼管； （ 7）當 qt 輸出（ 11111101）時， scan 為 FD，選中左起第七片數(shù)碼管； （ 8）當 qt 輸出（ 11111110）時， scan 為 FE，選中左起第八片數(shù)碼管。 end fp420。 end if。 系統(tǒng)時鐘 clk_28: out std_logic。event and clk_420=39。 得 28hz 頻率信號 end if。 if p_1=419 then p_1=0。 end process。 里程脈沖信號 stop: in std_logic。139。m0=0000。 end if。 end if。 end if。039。 use 。 architecture rt4 of kongzhi is begin process(ent0,ent1) begin if ent0=39。 end rt4。 end jifei。event and clk2=39。 else c2=c2+1。 end rt3。 architecture behave of tm8 is begin process(clk,nreset) begin if(nreset=39。 end if。 entity pianxuan is port( qo:in std_logic_vector(3 downto 0)。 when 0100 = seg=t0。 use 。 when 0001 = scan=10111111。 case adr is 27 when 0000 = seg=1111110。 when 1000 = seg=1111111。 use 。 fei1=0110。t help but sing the folk songs, Nasun says. The vastness of Inner Mongolia and the lack of entertainment options for people living there, made their lives lonely. The nomadic people were very excited about our visits, Nasun recalls. We didn39。 28 為你提供優(yōu)秀的畢業(yè)論文參考資料，請您刪除以下內(nèi)容， O(∩ _∩ )O 謝謝！??！ A large group of tea merchants on camels and horses from Northwest China39。 t1=0000。 end behave。 when 0100 = seg=0110011。 when 0101 = scan=11111011。 seg:out std_logic_vector(6 downto 0)。 end case。 architecture behave of pianxuan is 26 begin process(qo) begin case qo is when 0000 = seg=fei0。 附錄 八 ： 片選模塊 VHDL 語言程序： 【用模 8 控制片選，如果不放模 8 直接放占內(nèi)純，仿真時間比較長】 library ieee。event and clk=39。 entity tm8 is port ( nreset:in std_logic。 else c0=c0+1。 if c2=1001 then c2=0000。c2=0000。 use 。139。 使能選擇信號 clk_in1:in std_logic。 end if。 若行駛里程大于 3km 則 en0 置 1 else en0=39。 if k1=1001 then k1=0000。m000000001then en1=39。139。039。 行駛公里計數(shù) m1,m0: buffer std_logic_vector(3 downto 0))。 use 。clk_1=39。 else p_15=p_15+1。139。 architecture rt1 of fenpin is 22 signal p_28:integer range 0 to 27。 use 。) then if(qt=59523)then qt=0000000000000000。 use 。 [13] 張凌，范寒柏 . VHDL 語言中局部變量與局部信號的作用 [J]. 電子工程師， 1999 年第 12 期： 23~24。 [5] 曹昕燕，周鳳臣，聶春燕 . EDA 技術實驗與課程設計 [M]. 清華大學出版社， 2022：56~72。倪老師給予我充分的時間支配權利，讓我有充足的時間處理好工作和畢業(yè)設計的雙重任務。 費用 =8+（里程 3） *+（等候時間 2）*，單位：元；費用顯示用四位數(shù)字顯示，顯示方式為 “”，單價為元。（具體對照表見附錄一） 由此可見，出 租車計費器可以實現(xiàn)預計目標： （ 1）起價為 元，當里程小于 3km 時，按起步價費用 8 元計算；（如圖 52） （ 2）當里程大于 3km 時每公里按 元計算；等待累計時間超過 2 分鐘，按每分鐘 元計費。數(shù)碼管顯示模塊的功能是用來顯示輸入的行駛里程和總計費用。 圖 48控制模塊的原理電路圖 圖 49 控制模塊仿真原理圖 圖 410 功能級仿真結果 結合圖 49 和圖 410 可以看出，當 ent0 為高電平時，輸出為 out 即這一時段的 clk_in1（ clk_28）；當 ent1 為高電平時，輸出為 out 即這一時段的 clk_in2（ clk_15）。 計量模塊 本模塊實現(xiàn)對于出租車在行駛和等待過程中的計時和計程功能。因此決定采用方案一的設計目的，時鐘脈沖 分頻器 控制器 等待脈沖 公里脈沖 計費 /復位 顯 示 計 費 計 時 8 來作為設計目標。當有乘客上車并開始行駛時， fin 脈沖到來，進行行駛計費，此時的 stop 需要置為 0；如需停車等待，就把 stop 變?yōu)楦唠娖?，并去除fin 輸入脈沖，進行等待計費；當乘客下車且不等待時，直接將 start 置為 0，系統(tǒng)停止工作。 控制模塊：主要完成對計價器狀態(tài)的控制。 第七步，針對實驗結果的不合理性，進行程序、原理圖糾錯； 第八步，到實驗室，利用電子綜合設計實驗箱，將軟件與硬件相結合，看實際效果。 由于 VHDL 語言是一種描述、模擬、綜合、優(yōu)化和布線的標準硬件描述語言，因此它可以使設計成果在設計人員之間方便地進行交流和共享，從而減小硬件電路設計的工作量，縮短開發(fā)周期 [3]。VHDL 語言既支持標準定義的數(shù)據(jù)類型，也支持用戶定義的數(shù)據(jù)類型，這樣便會給硬件描述帶來較大的自由度。 Altera 在 Quartus II 中包含了許多諸如SignalTap II、 Chip Editor 和 RTL Viewer 的設計輔助工具，集成了 SOPC 和 HardCopy 設計流程，并且繼承了 Maxplus II 友好的圖形界面及簡便的使用方法。 3 2 開發(fā)工具和關鍵技術 QuartusII的介紹 Quartus II 是 Altera 公司 的綜合性 PLD 開發(fā) 軟件 ，支持原理圖、 VHDL、 VerilogHDL以及 AHDL（ Altera Hardware Description Language）等多種設計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整 PLD 設計流程。 隨著集成電路和計算機技術的飛速發(fā)展，提高系統(tǒng)的可靠性與通用性，生產(chǎn)體積小、重量輕、功耗低、速度快、成本低、保密性好的產(chǎn)品將成為未來行業(yè)的主流 [8]。 國內(nèi)外研究現(xiàn)狀 我國第一家生產(chǎn)計價器的是重慶市起重機廠，最早的計 價器全部采用機械齒輪結構，只能完成簡單的計程功能，可以說，早期的計價器就是個里程表。最早的計價器全部使用機械齒輪結構，只能簡單的計程功能，可以說，早期的計價器就是個里程表。它關系著交易雙方的利益。該系統(tǒng)配合車速傳感器可應用在不同車型的出租車上，實現(xiàn)計費等所需功能。但是總存在著買賣糾紛困擾著行業(yè)的發(fā)展。它的功能也在不斷完善。隨著電子技術的發(fā)展以及對計價器的不斷改進和完善，便產(chǎn)生了諸多的附加功能。以往的出租車計費器的不穩(wěn)定性，功能稍等缺點是的大家開始尋求更新的，功能更強大，性能更穩(wěn)定，價錢更低廉的新型出租車計費器。 此外， Quartus II 通過和 DSP Builder 工具與 Matlab/Simulink 相結合，可以方便地實現(xiàn)各種 DSP 應用系統(tǒng) ；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開發(fā)，集系統(tǒng)級設計、嵌入式軟件開發(fā) 、可編程邏輯設計于一體，是一種綜合性的開發(fā)平臺。 （ 2） VHDL 語言具有強大的硬件描述能力 VHDL 語言具有多層次的電路設計描述功能，既可描述系統(tǒng)級電路，也可以描述門級電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結 構描述，也可以采用三者的混合描述方式。 （ 5） VHDL 語言程序易于共享和復用 VHDL 語言采用基于庫 ( library) 的設計方法。 第四步，按順序，編出各個模塊的小程序，進行軟件編譯，糾錯。 根據(jù)課題要求，系統(tǒng)設計采用自頂向下的設計方法，設計流程圖如下： 6 圖 31 出租車計費系統(tǒng)設計流程圖 出租車計費系統(tǒng)由外部輸入模塊、控制模塊和顯示模塊三部分組成。 系統(tǒng)有兩個脈 沖輸入信號 clk_4 fin，兩個控制輸入開關 start、 stop；控制過程為： start 作為計費開始開關，當 start 為高電平時，系統(tǒng)開始根據(jù)輸入的情況計費。 方案二：主要目的是為了實現(xiàn)：出租車起始計價為 元，當里程小于 3km 時，按起價費用計算；當里程大于 3km 時每公里按 元計算；等待累計時間超過 2 分鐘，按每分鐘 元計費； 計費方式如下： 費用 =8+（等候時間 2 ） * (路程 3km) 費用 =*路程 +（等候時間 2 ） * (路程 3km) 系統(tǒng)由分頻模塊、控制模塊、計量模塊和計費模塊四部分組成。 圖 41 420HZ的分頻模塊 圖 42 15HZ、 28HZ、 1HZ三種不同頻率的分頻模塊 圖 43 分頻模塊總電路圖 圖 44 功能級仿真結果 由圖 44 可見，分頻出的 2 1 1HZ 的時鐘脈沖是正確的。 圖 45 計量模塊電路圖 圖 46 計量模塊的仿真電路