【正文】 ice CPLD/FPGA appearance to make convenience for designer. By using it to research and develop, it will help deviser to reduce cost, shorten cycle. This essay introduces a design of taxi meter by using FPGA chip, describes the significance and importance to research this, explain makeup elements of FPGA which is made by Altera Company, introduce the main function and design of VeryHighSpeed Integrated Circuit Hardware Description Language, interpret the taxi meter principle and functions of the system. This essay mainly use the EPC2C35F672C8 for core control, and add some outside circuit to make a taxi meter. It is designed with VHDL Language and it can be migrated easier. This make the product much more convenience to repeat use. By using QuartusⅡ to emulate taxi meter VHDL code, the PFGA digital experiment system can be controlled. Key Words: FPGA, VHDL, QuartusⅡ , Taxi fare Registers ） 2 第一章 引言 課題背景 幾年來(lái)，出租車(chē)行業(yè)發(fā)展迅速，全國(guó)大大小小的出租車(chē)公司已有數(shù)千家，基于出租車(chē)的附屬品市場(chǎng)前景也是十分廣闊。 本文的主要工作 面對(duì)出租車(chē)行業(yè)日益迅猛的發(fā)展趨勢(shì)及對(duì)計(jì)費(fèi)器更高的靈活性的要求，本設(shè)計(jì)希望嘗試一些新的方 法來(lái)予以解決。 ） 4 第二 章 FPGA、 VHDL 介紹 FPGA 現(xiàn)狀及發(fā)展 FPGA 是現(xiàn)場(chǎng)可編程門(mén)陣列 (Field Programmable Gate Array)的簡(jiǎn)稱(chēng)。 Actel 公司生產(chǎn)的 FPGA 廣泛應(yīng)用于通信等領(lǐng)域，該公司的部分 FPGA系列采用了繁榮死結(jié)構(gòu)，可以應(yīng)用于航空航天、軍事領(lǐng)域。 StratixⅡ器件可以引腳完全兼容地移植到 HardCopyⅡ結(jié)構(gòu)化 ASIC，從而保證客戶(hù)的設(shè)計(jì)功能沒(méi)有任何改變。其中 SRAM 是迄今為止應(yīng)用范圍最廣的架構(gòu)，主要因?yàn)樗俣瓤烨揖哂锌芍鼐幊棠芰?，而繁榮死 FPGA 只具有一次可編程 (One Time Programmable,OTP)能力。并且設(shè)計(jì)者的原始描述是非常簡(jiǎn)練的硬件描述，經(jīng)過(guò) EDA 工具處理最終生成付諸生產(chǎn)的電路描述或版圖參數(shù)描述的工藝文件。 系統(tǒng)接收到 start 信號(hào)后，首先把部分寄存器賦值，總費(fèi)用不變，單價(jià) price 寄存器通過(guò)對(duì)總費(fèi)用的判斷后賦為 2元。當(dāng)時(shí)間達(dá)到足夠長(zhǎng)時(shí)產(chǎn)生 timecount 脈沖，并重新計(jì)時(shí)。 圖 32 出租車(chē)計(jì)費(fèi)器系統(tǒng)框圖 ） 9 速度模塊 速度模塊首先根據(jù) start 信號(hào)判 斷是否開(kāi)始計(jì)費(fèi)，然后根據(jù)輸入的速度檔位sp[2..0]的判斷，確定行駛 100m 所需要的時(shí)鐘數(shù)，每前進(jìn) 100m，輸出一個(gè) clkout 信號(hào)。通過(guò)對(duì) sp信號(hào)的判斷，當(dāng) sp=0，開(kāi)始記錄時(shí)間。 Kmmoney2 用于判斷 timecount 和 clkout 的值，當(dāng)其為 1 時(shí)，總費(fèi)用加 1。另外兩路開(kāi)關(guān)，其中一路用于啟動(dòng)指示和啟動(dòng) /停止輸出信號(hào)給 FPGA 芯片） 12 的 I/O 口。 圖 43 自動(dòng)清零電路 ） 13 第五章 系統(tǒng)仿真與下載實(shí)現(xiàn) QuartusⅡ軟件介紹 軟件特點(diǎn) QuartusⅡ是 Altera 公司自行設(shè)計(jì)的 一個(gè)完全集成化、易學(xué)易用的可編程邏輯設(shè)計(jì)環(huán)境，它提供了完全集成且與電路結(jié)構(gòu)無(wú)關(guān)的開(kāi)發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性，包括： 1． 可利用原理圖、結(jié)構(gòu)框圖、 VerilogHDL、 AHDL 和 VHDL 完成電路描述，并將其保存為設(shè)計(jì)實(shí)體文件； 2． 芯片 (電路 )平面布局連線(xiàn)編輯； 3． LogicLock 增量設(shè)計(jì)方法，用戶(hù)可建立并優(yōu)化系統(tǒng)，然后添加對(duì)原始系統(tǒng)的性能影響較小或無(wú)影響的后續(xù)模塊； 4． 功能強(qiáng)大的邏輯綜合工具； 5． 完備的電路功能仿真與時(shí)序邏輯仿真工具； 6． 定時(shí) /時(shí)序分析與關(guān)鍵路徑延時(shí)分析； 7． 可使用 SignalTapⅡ邏輯分析工 具進(jìn)行嵌入式的邏輯分析； 8． 支持軟件源文件的添加和創(chuàng)建，并將它們連接起來(lái)生成編程文件； 9． 使用組合編譯方法可一次完成整體設(shè)計(jì)流程； 10． 自動(dòng)定位編譯錯(cuò)誤； 11． 高效的期間編程與驗(yàn)證工具； 12． 可讀入標(biāo)準(zhǔn)的 EDIF 網(wǎng)表文件、 VHDL 網(wǎng)表文件、和 Verilog 網(wǎng)表文件； 13． 能生成第三方 EDA軟件使用的 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件； ） 14 QuartusⅡ設(shè)計(jì)流程： 1． 設(shè)計(jì)輸入：完成器件的硬件描述，包括文本編輯器、塊與符號(hào)編輯器、 MegaWizard插件管理器、約束編輯器和布局編輯器等工具； 2． 綜合：包 括分析和綜合器、輔助工具和 RTL 查看器等工具； 3． 不懼連線(xiàn)：將設(shè)計(jì)綜合后的網(wǎng)表文件映射到實(shí)體器件的過(guò)程，包括 Fitter 工具、約束編輯器、布局圖編輯器、芯片編輯器和增量布局連線(xiàn)工具； 4． 時(shí)序分析； 仿真結(jié)果 整體仿真 對(duì)電路整體進(jìn)行仿真，得出如下仿真波形圖 51。 圖 54 計(jì)時(shí)模塊仿真波形圖 計(jì)費(fèi)模塊仿真 計(jì)費(fèi)模塊的仿真波形圖如圖 55所示。并且， FPGA 器件的成本越來(lái)越低， Actel 公司發(fā)布第三代的基于 Flash 的可編程邏輯方案，這些新的 FPGA 芯片最低價(jià)將達(dá)到 美元，代表全球最低成本的 FPGA。 ） 19 entity speed is port( 定義輸入輸出端口 clk :in std_logic。 枚舉類(lèi)型； variable s_state:state_type。 第四檔 when101=kinside:=12。event and clk=39。 else s_state:=s0。 有客上車(chē)但車(chē)速為 0，即剛上車(chē)還未起步 elsif t=kinside then t:=0。 end if。 start:in std_logic。 begin if reset=39。039。 t_state:=t1。 elsif stop=39。 end case。 kmt1:out std_logic_vector(3 downto 0)。 elsif clkout39。 kmt2=km_reg(7 downto 4)。 reset :in std_logic。 end kmmoney。139。139。 if reg2(3 downto 0)+00011001then 產(chǎn)生進(jìn)位 reg2(7 downto 0):=reg2(7 downto 0)+00000111。 and enable=39。 end if。 count1=cash(3 downto 0)。 start :in std_logic。 count3:out std_logic_vector(3 downto 0) )。 end ponent speed。 ponent kilometers is 定義計(jì)程模塊 port( clkout,reset:in std_logic。 clkout :in std_logic。 signal timetmp:std_logic。 kmt3=kmtmp3。 U2:times PORT MAP(clk,reset,start,stop,sp,timetmp)。 count2 :out std_logic_vector(3 downto 0)。 end ponent kilometers。 stop :in std_logic。 start:in std_logic。 kmt2:out std_logic_vector(3 downto 0)。 ） 25 5) TOP 模塊 library ieee。 end if。 if 0000amp。 else cash=reg2+0001。139。 end process。 begin kmmoney1:PROCESS(cash,kmt2) 此進(jìn)程產(chǎn)生下一進(jìn)程的敏感信號(hào) begin if cash=000001000000then price=0100。 kmt3 :in std_logic_vector(3 downto 0)。 4) Kmmoney 模塊 library ieee。 十分位向個(gè)分位進(jìn)位 else km_reg(3 downto 0)