【正文】 端設(shè)備設(shè)置好權(quán)限屬性就可以組建一個完整的視頻會議網(wǎng)絡(luò)。 目前， MCU 的發(fā)展有兩種趨勢：一種趨勢是向高性能處理器和多位數(shù) MCU 發(fā)展，另一種方向是發(fā)展性價比高的快速高效低位數(shù) MCU。 1980 年 INTEL 公司推出了比 8084 系列功能更為優(yōu)秀的 8 位 MCU，即 8051。微處理器 MPU（ Micro Processing Unit）就是微型計(jì)算機(jī)的中央處理器 CPU（ Central Processing Unit）， MCU 一般以某一種 MPU 內(nèi)核為核心芯片，它采用了超大規(guī)模機(jī)場電路技術(shù)，將中央處理器中的各功能部件集成在同一塊芯片上，這也是它和其他計(jì)算機(jī)的主要區(qū)別。 1991 年 MOTOROLA 公司推出了 32 位 MCU MC6833IFC。 本 科 畢 業(yè) 設(shè) 計(jì) 第 2 頁 共 36 頁 智能儀表的開發(fā)， 促進(jìn)儀表向數(shù)字化、智能化、多功能化、綜合化、柔性化方向發(fā)展。因此，這些 MCU 將在基于可編程邏輯的應(yīng)用領(lǐng)域中發(fā)揮積極的作用。另外，現(xiàn)在的 MCU系統(tǒng)中都設(shè)置有看門狗等節(jié)電系統(tǒng)， 本 科 畢 業(yè) 設(shè) 計(jì) 第 3 頁 共 36 頁 這樣軟硬件交叉火力，可以使 MCU 的功耗降至最低。而 16位或者 16 位以上的 MCU處理數(shù)據(jù)的速度快，性能優(yōu)秀、可靠，所以這些 MCU主要被應(yīng)用于軍事、航天等高科技領(lǐng)域。工業(yè)界開始使用幾何學(xué)方法來制造用于電路光繪（ photoplotter）的膠帶。 EDA 開發(fā)工具主要包括編輯器、仿真工具、檢查 /分析工具和優(yōu)化 /綜合工具等。 今天， EDA 技術(shù)已經(jīng)成為了電子設(shè)計(jì)的重要工具，無論是設(shè)計(jì)芯片還是設(shè)計(jì)系統(tǒng)，如果沒有 EDA工具的支持，都將是難以完成的。當(dāng)用戶通過原理圖或HDL語言描述了一個邏輯電路以后， FPGA開發(fā)軟件會自動計(jì)算邏輯電路的所有可能結(jié)果，并把結(jié)果事先寫入 RAM。 FPGA 的可編程 I/O 單元是用來實(shí)現(xiàn)可編程邏輯單元與 I/O 引腳的互連，以及不同電氣特性下對輸入 /輸出信號的驅(qū)動和匹配。布局布線結(jié)果還可以反標(biāo)回同一仿真器，進(jìn)行包括 功能和時序的后驗(yàn)證，以保證布局布線所帶來的門延時和線延時不會影響設(shè)計(jì)的性能。這種設(shè)計(jì)方法具有開發(fā)周期短以及系統(tǒng)可修改等優(yōu)點(diǎn)。常用方式是以 HDL 語言為主，原理圖為輔，進(jìn)行混合設(shè)計(jì)以發(fā)揮二者各自特色。仿真是指使用設(shè)計(jì)軟件包對已實(shí)現(xiàn)的設(shè)計(jì)進(jìn)行完整測試，模擬實(shí)際物理環(huán)境下的工作情況。在布局布線過程中，可同時提取時序信息形成報(bào)靠。靜態(tài)時序分析器可以用來檢查設(shè)計(jì)的邏輯和時序，以便計(jì)算各通中性能，識別可靠的蹤跡，檢測建立和保持時間的配合，時序分析器不要求用戶產(chǎn)生輸入激勵或測試矢量。 如今，大多數(shù)的 EDA 工具都采用 VHDL 來作為主要的硬件描述語言，這主要源于 VHDL強(qiáng)大的自身功能和特點(diǎn)。同樣，如果設(shè)計(jì)人員需要對設(shè)計(jì)進(jìn)行資源利用和性能方面的優(yōu)化，這時也不要求設(shè)計(jì)人員非常熟悉器件的內(nèi)部結(jié)構(gòu)。 Quartus II 設(shè)計(jì)軟件增加了網(wǎng)絡(luò)編輯功能，提升了調(diào)試能力，解決了潛在的設(shè)計(jì)延遲，為其他 EDA 工具提供了方便的接口。 圖 3． 2 MCU 的設(shè)計(jì)工具與流程 本次畢業(yè)設(shè)計(jì)是遵循自頂向下的設(shè)計(jì)方法，使用 VHDL 硬件編程語言對設(shè)計(jì)進(jìn)行編程。主要功能是記錄下每一個要執(zhí)行的指令地址，并且把該地址傳送至 MAR寄存器存放。 elsif C9=39。下面就詳細(xì)說明 PC 地址是如何建立的。 MAR 的部分主要 VHDL 語言描述如下。139。039。 end if。 本 科 畢 業(yè) 設(shè) 計(jì) 第 17 頁 共 36 頁 圖 指令寄存器模塊（ IR） 圖 如圖 為指令寄存器模塊實(shí)現(xiàn)后的實(shí)體圖。)then temp=In_MBR(15 DOWNTO 8)。 本 科 畢 業(yè) 設(shè) 計(jì) 第 19 頁 共 36 頁 圖 控制器 CU 圖 如圖 是控制器 CU 的模塊實(shí)現(xiàn)后的實(shí)體圖。 ? when 01 = case Opecode is when 00000000 = 本 科 畢 業(yè) 設(shè) 計(jì) 第 20 頁 共 36 頁 Address_out=00000000。 ? Address=Address_in。 ? 從上面的程序可以看出， ROM 輸出的信號已經(jīng)是 16 位的控制信號了，指令譯碼器的作 本 科 畢 業(yè) 設(shè) 計(jì) 第 21 頁 共 36 頁 用只是把 16位的數(shù)據(jù)轉(zhuǎn)換成 16個 1位的控制信號。 從以上的程序可以看出，累加器 ACC 是配合 加減法及邏輯運(yùn)算器模塊（ ALU）工作的。 C14 amp。 ? when 1001 = Out_ACC=In_BR+1。 如圖 是 Modelsim 下運(yùn)算器 ALU的仿真波形圖。139。設(shè)計(jì)者只要根據(jù)實(shí)際電路的設(shè)計(jì)需要，選擇 LPM 庫中的適當(dāng)模塊，為其設(shè)定適當(dāng)?shù)膮?shù)，便可以滿足自己的設(shè)計(jì)指標(biāo)，從而成功地達(dá)到優(yōu)秀電子工程師的設(shè)計(jì)成果。 本 科 畢 業(yè) 設(shè) 計(jì) 第 27 頁 共 36 頁 圖 b)加入只讀存儲器 ROM 元件 雙擊原理圖編輯窗口，在彈出的元件選擇窗口中選擇只讀存儲器 ROM 的 LPM 文件，如圖 所示。這是 ROM 參數(shù)設(shè)置的最后一個對話框，它主要用于選擇要生成的 ROM 的輸出文件。根據(jù)指令的數(shù)量對指令進(jìn)行編碼，指令功能不同占的長度不同，按指令長度可以分為單字指令和雙字指令。在狀態(tài) 3 下，指令寄存器中的數(shù)據(jù)將傳入 MAR 中，以便于在下一個狀態(tài)能取出這個數(shù)據(jù)所代表的地址里存放的數(shù)值；在狀態(tài) 4 下，存放在MAR 里的數(shù)據(jù)通過 RAM讀出這個地址里存放的數(shù)據(jù)，然后這個數(shù)據(jù)將會被傳送至累加器ACC；在狀態(tài) 5 下，在累加器 ACC 中存儲的數(shù)據(jù)將會被傳送至運(yùn)算器 ALU 中進(jìn)行相關(guān)的運(yùn)算，運(yùn)算結(jié)束后，結(jié)果數(shù)據(jù)將會被傳送回累加器 ACC。 在進(jìn)行 設(shè)計(jì)的 時候，對 每一個 模塊 都進(jìn)行功能仿真，這 大大減小了設(shè)計(jì)的復(fù)雜程度并增加了設(shè)計(jì)的可靠性 ， 各個 模塊 的通信都是 通過 數(shù)據(jù)總線進(jìn)行的，并且能夠 根據(jù)設(shè)計(jì)的時序要求 而 產(chǎn)生 相應(yīng)控制信號。在此，謹(jǐn)向?qū)煴硎境绺叩木匆夂椭孕牡母?謝！在寫論文的過程中，遇到了很多的問題，在老師的耐心指導(dǎo)下， 都得以解決。在每次設(shè)計(jì)遇到問題時老師不辭辛苦的講解才使得我的設(shè)計(jì)順利的進(jìn)行。 了解 MCU 中每一個指令在指令周期下的動作狀態(tài)，可以簡化很多設(shè)計(jì)上的邏輯，將會對使用 VHDL 語言設(shè)計(jì) MCU 系統(tǒng)有很大的幫助。下面就來討論每個時序狀態(tài)下 MCU 的操作流程。 如圖 XXX 是 ROM以及 RAM 模塊的實(shí)體圖。此對話框用于選擇 ROM 的 clken。 a） 建立存儲器初值設(shè)定文件 為了將數(shù)據(jù)裝入 ROM 中，在加入并設(shè)置 ROM 之前，應(yīng)該首先建立一個存儲器初值設(shè)定文件（ .mif 文件）。 如圖 Modelsim 下 B寄存器 BR的仿真波形圖。 if Clk39。其中包括加減法、邏輯運(yùn)算、移位運(yùn)算等共 11 種的運(yùn)算。 ? when 0101 = Out_ACC=NOT(In_BR)。 本 科 畢 業(yè) 設(shè) 計(jì) 第 22 頁 共 36 頁 圖 加減法及邏輯運(yùn)算器模塊 ALU 圖 本 科 畢 業(yè) 設(shè) 計(jì) 第 23 頁 共 36 頁 如圖 為加減法及邏輯運(yùn)算器模塊實(shí)現(xiàn)后的實(shí)體圖。 begin process(In_ALU) begin ACC=In_ALU。 ? C0=Control(0)。 = Address_out=01110000。內(nèi)容詳見 。 end process。event and Clk=39。然后把接受的數(shù)據(jù)傳送至下一級寄存器。 then Out_MEMORY=In_MBR(7 downto 0)。 end if。)then if C2=39。程序計(jì)數(shù)器將裝入目標(biāo)地址，而不是增 2。 end if。139。 3． 3 MCU 的各模塊劃分 本次畢業(yè)設(shè)計(jì)的 MCU 系統(tǒng)主要包括程序計(jì)數(shù)器模塊（ PC）、輸入模塊（ MAR）、指令寄存器模塊（ IR）、控制器模塊（ CU）、累加器模塊（ ACC）、加減法及邏輯運(yùn)算器模塊（ ALU）和 B 寄存器模塊等。 Quatus II 軟件能使用戶大幅縮短開發(fā)周期，支持絕大部分 Altera 公司的 FPGA/CPLD，有強(qiáng)大的整套設(shè)計(jì)及調(diào)試工具，是目前使用最廣泛的 Altera 設(shè)計(jì)軟件。 VHDL的可移植性源于它是一種標(biāo)準(zhǔn)化的硬件語言，因此同一個設(shè)計(jì)描述可以被不同的工具所支持。 b） 具有共享和復(fù)用的能力 VHDL 采用給予庫的設(shè)計(jì)方法。使用電纜下載 本 科 畢 業(yè) 設(shè) 計(jì) 第 10 頁 共 36 頁 時有多種直載方式，對 于 Altera 公司的 FPGA 可以選擇 JTAG 方式或 Passive Serial 方式。因其支持增量設(shè)計(jì)，可以使其重復(fù)多次布線，且每次布線利用上一次布線信息以使布線更優(yōu)或達(dá)到設(shè)計(jì)目標(biāo)。 轉(zhuǎn)換：將多個設(shè)計(jì)文件進(jìn)行轉(zhuǎn)換并合并到一個設(shè)計(jì)庫文件中。也就是是說，被綜合的文件是 HDL 文件（或相應(yīng)文件等），綜合的依據(jù)是邏輯設(shè)計(jì)的描述和各種約束條件，綜合的結(jié)果則是一個硬件電路的實(shí)現(xiàn)方案，該方案必須同時滿足預(yù)期的功能和約束條件。由于設(shè)計(jì)的主要仿真和調(diào)試過程是在高層次上完成的，這不僅有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的錯誤，避免設(shè)計(jì)工作上的浪費(fèi)，而且也減少了邏輯功能仿真的工作量，提高了設(shè)計(jì)的一 次成功率。 SOC 中可以包括微控制器 MC