【正文】 鐘頻率可達(dá) 12MHZ。 (3)高可靠性 ： 表現(xiàn)在 幾乎可將整個系統(tǒng)下載于同一芯片中從而大大縮小了體積易于管理和屏蔽。 (2)可讀性好，易于共享和復(fù)用 。 圖 41 ALU 模塊實體圖 ALU 由 6 個模塊組成 ： 分別是譯碼與控制分配模塊 alumux、邏輯運(yùn)算模塊 alucore、加減模塊 addsub、乘法模塊 mul、除法模塊 div 和二十進(jìn)制調(diào)整模塊 adjust。 entity addsub is port (opa_i:in std_logic_vector(7 downto 0)。 architecture rtl of addsub is begin process(opa_i,opb_i,cy_i,addsub_i) 基于 FPGA的 MCS51單片機(jī)的算術(shù) 運(yùn)算模塊設(shè)計 17 variable s_c:std_logic_vector(7 downto 0)。 c(0):=cy_i。 基于 FPGA的 MCS51單片機(jī)的算術(shù) 運(yùn)算模塊設(shè)計 18 c(8):=g(8)or(p(8)and g(7))or(p(8)and p(7)and g(6))or(p(8)and p(7)and p(6)and g(5))or(p(8)and p(7)and p(6)and p(5)and g(4))or(p(8)and p(7)and p(6)and p(5)and p(4)and g(3))or(p(8)and p(7)and p(6)and p(5)and p(4)and p(3)and g(2))or(p(8)and p(7)and p(6)and p(5)and p(4)and p(3)and p(2)and g(1))or(p(8)and p(7)and p(6)and p(5)and p(4)and p(3)and p(2)and p(1)and c(0))。 c(2):=g(2)or(p(2)and g(1))or(p(2)and p(1)and c(0))。 cy_o=(not c(8))and (not c(4))。 mul 模塊的輸入為被乘數(shù) mula 和乘數(shù) mulb，均為 8 位輸入，而輸出product_o 為 16 位輸出。 use 。 begin 基于 FPGA的 MCS51單片機(jī)的算術(shù) 運(yùn)算模塊設(shè)計 21 v_c:=00000000000000000。 else v_d:=v_c(16 downto 8)。 product_o=v_c(15 downto 0)。如擴(kuò)展后數(shù)值小于 divb_i，則將商數(shù)暫存變量 v_qutnt(8 位 )的相應(yīng)位置 ?0?，并將 v_diva 中的數(shù)值直接存入 v_dffrnc中，保存余數(shù)。 基于 FPGA的 MCS51單片機(jī)的算術(shù) 運(yùn)算模塊設(shè)計 23 qutnt_o:out std_logic_vector(7 downto 0)。139。 end if。當(dāng) DA 指令代碼通過 control 模塊傳送到 alu 模塊后，由 alu 模塊的子模塊 alumux 進(jìn)行譯碼，進(jìn)而選中 adjust 模塊進(jìn)行相應(yīng)的轉(zhuǎn)換操作，轉(zhuǎn)換結(jié)束后輸出結(jié)果到 control 模塊 ， adjust 模塊實體圖如圖 49 所示 圖 49 adjust 模塊實體圖 基于 FPGA的 MCS51單片機(jī)的算術(shù) 運(yùn)算模塊設(shè)計 25 進(jìn)制調(diào)整指令是對累加器 A 中的值進(jìn)行十進(jìn)制調(diào)整，使中的結(jié)果為 2 位BCD 碼數(shù)。 use 。 variable v_nxtcy:std_logic。 v_nxtcy:=39。 end if。 v_tmpda(j*4+3 downto j*4):=v_tmpda1(3 downto 0)。 end if。 圖 410 adjust 功能仿真圖 基于 FPGA的 MCS51單片機(jī)的算術(shù) 運(yùn)算模塊設(shè)計 28 第五章 總結(jié)與展望 通過此次的畢業(yè)設(shè)計，讓我對單片機(jī)有了更深一步的認(rèn)識，對 VHDL 的編程熟練程度有了進(jìn)一步的提高，同時對 EDA 實驗平臺的操作程序再一次鞏固。 硬件描述語言 VHDL 與 Verilog 已成為當(dāng)今 EDA 平臺開發(fā)的主流語言，熟練運(yùn)用將是一名電子信息專業(yè)學(xué)生的一項基本技能。碩士學(xué)位論文 187。 在這里，特別感謝我的指導(dǎo)章軼教員，正是有了您的幫助和您所給予的技術(shù)指導(dǎo)，我的設(shè)計少走了不少彎路， 再次我還要感謝 304 所有的教員，正是有你們孜孜不倦的教導(dǎo)我們才讓我的大學(xué)充實，在 你們 時刻關(guān)心著我的設(shè)計進(jìn)展，督促我們設(shè)計的按時按質(zhì)完成，在你們的幫助下， 我將所掌握的知識能夠運(yùn)用到實踐中，提高了自己的能力。R： Place and Routing)、參數(shù)提取， 到 后仿真，到最后的制版、流片。 data_o=std_logic_vector(v_tmpda(7 downto 0))。 v_cy(j):=v_tmpda(8)or v_cy(j)。 if(v_cy(i)=39。 if(v_cy(i)=39。 begin v_tmpda(7 downto 0):=unsigned(data_i)。 data_o:out std_logic_vector(7 downto 0)。 該模塊的輸入為 data_i 和cy_i，輸出為 data_o 和 cy_o。 end process p_divide。 end if。 variable v_dffrnc:unsigned(7 downto 0)。 use 。 圖 46 mul 功能仿真圖 除法器 設(shè)計 div 模塊主要實現(xiàn)算術(shù)運(yùn)算中的除法運(yùn)算。039。mula。 end mul。判斷結(jié)束后，循環(huán)中止前，都要把 v_d 中的值放到 v_c 中，并右移一位。 end process。 c(6):=g(6)or(p(6)and g(5))or(p(6)and p(5)and g(4))or(p(6)and p(5)and p(4)and g(3))or(p(6)and p(5)and p(4)and p(3)and g(2))or(p(6)and p(5)and p(4)and p(3)and p(2)and g(1))or(p(6)and p(5)and p(4)and p(3)and p(2)and p(1)and c(0))。 else p:=opa_i xor(not opb_i)。 c(4):=g(4)or(p(4)and g(3))or(p(4)and p(3)and g(2))or(p(4)and p(3)and p(2)and g(1))or(p(4)and p(3)and p(2)and p(1)and c(0))。 begin if addsub_i=39。 ov_o:out std_logic。設(shè)計采用組合邏輯設(shè)計方法，所以對于設(shè)計的關(guān)鍵部分，并行進(jìn)位的產(chǎn)生相應(yīng)的有一定的要求，即 VHDL 語言中的進(jìn)位信號的表示應(yīng)使用變量 (variable)，而不能使用信號量 (signal)。 基于 FPGA的 MCS51單片機(jī)的算術(shù) 運(yùn)算模塊設(shè)計 14 第四章 MCS51 單片機(jī)的算術(shù)模塊設(shè)計 算術(shù)運(yùn)算模塊的功能是按照控制單元給出的指令，對來自數(shù)據(jù)存儲器、程序存儲器、累加器 A 以及程序狀態(tài)字的相關(guān)位的數(shù)據(jù)，進(jìn)行相關(guān)的算術(shù)和邏輯運(yùn)算。 (6)易學(xué)易用開 發(fā)便捷 ： FPGA 應(yīng)用的 學(xué)習(xí)不需太多的預(yù)備知識，只要具有通常的數(shù)字電路和計算機(jī)編程基礎(chǔ)知識，就足以在短期內(nèi)掌握基本的設(shè)計方法和開發(fā)技巧。且 FPGA 的容量越來越大，它所提供的門數(shù)從幾百門到上百萬門，可以滿足不同的需要。 基于 FPGA的 MCS51單片機(jī)的算術(shù) 運(yùn)算模塊設(shè)計 12 第三章 ALU 的原理分析與實現(xiàn)工具 ALU 的原理分析 8051 單片機(jī)的 ALU 是一個性能極強(qiáng)的運(yùn)算器，它的 功能為： （ 1）加、減、乘、除四則運(yùn)算。系統(tǒng)的地址信號、數(shù)據(jù)信號和控制信號都是通過總線傳送的，總線結(jié)構(gòu)減少了單片機(jī)的連線和引腳，提高了集成度和可靠性。 6．并行口 MCS－ 51 單 片機(jī)共有 4 個 8 位的 I/O 口（ P0、 P P2 和 P3），每一條 I/O 線都能獨(dú)立地用作輸入或輸出。 4 種工作方式中，前三種方式對兩個定時器 /計數(shù)器都是一樣的，方式 3 對兩者時不同的，這一點(diǎn)在設(shè)計時要注意。程序計數(shù)器 PC 用來存放即將要執(zhí)行的指令地址，它可以完成 64K 的外部存儲器尋址，執(zhí)行指令時， PC 內(nèi)容的高 8 位經(jīng) P2 口輸出，低 8 位經(jīng) P0 口輸出。 基于 FPGA的 MCS51單片機(jī)的算術(shù) 運(yùn)算模塊設(shè)計 9 寄存器 B 是為執(zhí)行乘法和除法操作設(shè)置的，在不執(zhí)行乘、除法操作的一般情況下，可以把它當(dāng)一個普通的寄存器使用。設(shè)計者的工作僅限于利用軟件方式，即利用硬件描述語言（如VHDL）來完成對系統(tǒng)硬件功能的描述，在 EDA 工具的幫助下就可以得到最后的設(shè)計結(jié)果，這使得對整個硬件系統(tǒng)的設(shè)計和修改過程如同完成軟件設(shè)計一樣方便、高效。具體的設(shè)計流程如圖 11 所示。 (5)功能強(qiáng)大，應(yīng)用廣 闊。 (1)編程方式簡便、先進(jìn)。 下面我們來看單片機(jī)和 FPGA/CPLD 的對比： (1)單片機(jī) 的學(xué)習(xí)效率較低。 （ 6） 單片機(jī)在日常生活中的應(yīng)用 由于單片機(jī)價格低廉、體積小、邏輯判斷及控制功能強(qiáng)，因此被廣泛地應(yīng)用于日常生活的各個方面，如洗衣機(jī)、電冰箱、電子玩具、立體聲音響和家用防盜系統(tǒng)等。 2. 單片機(jī)的應(yīng)用 單片機(jī)的應(yīng)用概括起來，主要有以下幾方面： （ 1） 單片機(jī)在智能儀表中的應(yīng)用 單片機(jī)廣泛地應(yīng)用于各種智能儀器儀表中，簡化了儀器儀表的硬件結(jié)構(gòu)，增強(qiáng)了控制功能，提高了測量速度和測量精度。 （ 4） 低功耗這將是未來單片機(jī)發(fā)展所追求的一個目標(biāo)，隨著單片機(jī)集成度的不斷提高，由單片機(jī)構(gòu)成的系統(tǒng)體積越來越小，低功耗將是設(shè)計單片機(jī)產(chǎn)品時首先考慮的指標(biāo)。典型的產(chǎn)品有 Intel 公司的 MCS48 系列單片機(jī)。單片機(jī)具有功能強(qiáng)、體積小、價格低和抗干擾能力強(qiáng)等特點(diǎn)，被廣泛應(yīng)用于工農(nóng)業(yè)生產(chǎn)、國防、科研及日常生活等各個領(lǐng)域 。該系列單片機(jī)誕生于1980 年，功能強(qiáng)大、應(yīng)用方便，已成為單片機(jī)領(lǐng)域的實際標(biāo)準(zhǔn)。 關(guān)鍵詞： MCS51 單片機(jī)， VHDL， EDA， FPGA 基于 FPGA的 MCS51單片機(jī)的算術(shù) 運(yùn)算模塊設(shè)計 II Abstract MCS51 is an among those that the Intel pany produce list slice the name of the machine series list slice the machine was born in 1980, the function be strong, application convenience, have bee list slice machine realm of actual MCS51 list slice the machine be cleverly made and vivid, the cost be low, be easy to a product to turn and expediently constitute various intelligence to measure, equipments and various intelligence instrument instruction system have various control the function u