【正文】 SASinOutO)。 A3Mux := A7W。039。 附錄 2 FSK 程序 34 library ieee。 sclrp : in std_logic:=39。039。 signal A7W : std_logic_vector(8 downto 0)。 oSinOuts = SASinOutO。 A3W(1 downto 0) = 10。 begin A2Mux := A2W。 Sum Operator Simulink Block ParallelAdderSubtractor u7 : SAdderSub generic map ( LPM_WIDTH =10, 38 PIPELINE =0, SequenceLength =1, SequenceValue =1, AddSubVal =AddAdd) port map ( dataa(2 downto 0) = A5W(2 downto 0), dataa(3) = A5W(2), dataa(4) = A5W(2), dataa(5) = A5W(2), dataa(6) = A5W(2), dataa(7) = A5W(2), dataa(8) = A5W(2), dataa(9) = A5W(2), datab = A4W, clock = 39。, result = A6W)。 end if。 Mux Simulink Block nto1Multiplexer p6Mux : process (A0W, A2W, A3W) variable A2Mux : std_logic_vector(2 downto 0)。 Constant assignment Simulink Block Constant1 A3W(2) = 39。039。 35 signal A5W : std_logic_vector(2 downto 0)。 architecture aDspBuilder of fsk is signal SASinOutO : std_logic_vector(7 downto 0)。 use 。 Lookup table Simulink Block LUT1 LUT1i : ask_LUT1 port map ( address(9 downto 0) =A4W(9 downto 0), clock = clock, q = A7W)。 end process。 variable A3Mux : std_logic_vector(8 downto 0)。039。 Begin da=39。 30 signal A4W : std_logic_vector(9 downto 0)。 end ask。 library lpm。 本課題主要介紹的是如何運用 DSP_Builder 軟件，將 Matlab 構(gòu)建的 ASK、 FSK調(diào)制器的數(shù)學模型轉(zhuǎn)換為現(xiàn)實的電路。 10%。以觀察波形。 (5) QuartusII 適配。 23 圖 312 打開 SignalCompiler 窗口 圖 313 出現(xiàn) MDL to VHDL 信息 (3) 把模型文件 MDL 轉(zhuǎn)換成 VHDL。這是整個DSP Builder 設計流程中最為關(guān)鍵的一步，在這一步，可以獲得針對特定 FPGA 芯片的 VHDL 代碼 [18]。 為了能更好的在波形觀察窗中區(qū)分不同信號，可以在 sinout 模型中對連接線進行命名：雙擊對 應的連接線，就會出現(xiàn)一個可以輸入文本的小框，在框中輸入信號的名稱。在 sinout 模型編輯窗中（圖 311） ，點擊“ Simulation”菜單，在下拉菜單中選擇“ Simulation parameters”菜單項，如圖 311 所示。 圖 39 設置 Scope 參數(shù) （ 4）設置仿真激勵。 (3) Scope 參數(shù)設置。首先加入一個 Step 模塊，以模擬 SinCtrl 的按鍵使能操作。 數(shù)學模型構(gòu)建 在此設計一個 FSK 模型，在調(diào)制方法上選擇直接調(diào)制法。如果 DSP Builder設計是頂層設計，可以使用自動或手動綜合流程。一個簡單的 JTAG接口將 Simulink和 FPGA電路板連接在一起。 17 通過使用 Settings 對話框 (Assignments 菜單 ) 或 Simulator Tool 窗口下的Simulator頁面， 可以指定要執(zhí)行的仿真類型，仿真所需的時間周期，向量激勵源，以及其他仿真選項。 Quartus II軟件生成 Standard Delay Format 版的 SDF 輸出文件。其它團隊成員單獨開發(fā)底層模塊，為每個模塊建立單獨的工程，并使用為頂層設計而開發(fā)的分配。在自上而下的設計流程中，由于每個模塊實現(xiàn)方式不同，它們在總體設計中可能具有不同的性能。切忌繼續(xù)實驗，以免造成嚴重的后果。 (6) 拔出 ADDA 擴展模塊前，應先斷電。 12 擴展板介紹 該擴展板分為 A/D 模塊和 D/A 模塊： A/D 模塊由一片 A/D 芯片構(gòu)成，芯片型號為TLC5510，采樣速率 20MHz，采樣位數(shù) 8bit； D/A 模塊由一塊 8 位數(shù)據(jù)轉(zhuǎn)換芯片 TLC7524構(gòu)成 。 十針 連接插座引腳如 圖 21 所示： 定義引腳順序為 從下到上，從左到右 。為減小過渡時間，可變分頻器應工作于較高的頻率，而在可變分頻器后再插入固定分頻器，使輸出頻率滿足 FSK 信號要求的頻率。 圖 14 是利用兩個獨立分頻器，以頻率鍵控法來實現(xiàn) FSK 調(diào)制的原理電路圖。 圖 12 數(shù)字電路實現(xiàn)鍵控產(chǎn)生 ASK 信號 FSK 的調(diào)制的實現(xiàn) FSK 信號的產(chǎn)生有兩種方法： 直接 調(diào)頻法和 頻率鍵控法。 (1) 乘法器 乘法器實現(xiàn)法的輸入是隨機信息序列，經(jīng)過基帶信號形成器，產(chǎn)生波形序列，乘法器用來進行頻譜搬移，相乘后的信號通過帶通濾波器濾除高頻諧波和低頻干擾。 二進制頻移鍵控是用兩個不同頻率的載波來代表數(shù)字信號的兩種電平。 ASK 是一種相對簡單的調(diào)制方式。 并通過 FPGA 芯片進行系統(tǒng)驗證。在軟件無線電的研究過程中，調(diào)制解調(diào)技術(shù)是無線通信系統(tǒng)的重要組成部分。 為了使數(shù)字信號在有限帶寬的高頻信道中傳輸，必須對數(shù)字信號進行載波調(diào)制。當數(shù)字信號的振幅為正時載波頻率為 f1，當數(shù)字信號的振幅為負時載波頻率為 f2。脈沖調(diào)制有脈幅調(diào)制 (PAM)、脈寬調(diào)制（ PDM）、脈頻調(diào)制（ PFM）、脈位調(diào)制 (PPM)、脈碼調(diào)制 (PCM)和增量調(diào)制（Δ M）。 （ 3） NIOS 帶有大量的外設和接口庫，如 UART、時鐘、 DMA,SDRAM?？删幊唐舷?（ SOPC）是一種特殊的嵌入式系統(tǒng)：首先它是片上系統(tǒng)（ SOC），即由單個芯片完成整個系統(tǒng)的主要邏輯功能；其次， ,它不是簡單的 SOC,它是可編程系統(tǒng)，具有靈活的設 計方式，可裁減、可擴充、可升級，并具備軟硬件在系統(tǒng)可編程的功能 [4]。它是作為專用集成電路（ ASIC）領域中的一種半定制 電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。 對載波的控制分 為三種方法： 振幅調(diào)制即振幅鍵控（ ASK），頻率調(diào)制即頻率鍵控（ FSK）和相位調(diào)制即相位鍵控 (PSK)。 在數(shù)字傳輸系統(tǒng)中，數(shù)字信號對高頻載波進行調(diào)制，變成頻帶信號，在接收端進行 解調(diào)，恢復原數(shù)字信號 。 FPGA 是英文 Field－ Programmable Gate Array 的縮寫，即現(xiàn)場可編程門陣列，它是在 PAL、 GAL、 CPLD 等可編程器件的基礎上進一步發(fā)展的產(chǎn)物。 用可編程邏輯技術(shù)把整個系統(tǒng)放到一塊硅片上， 來用于 嵌入式系統(tǒng) 的研究和 電子信息 處理 ,稱 SOPC。 （ 2） NIOS 可配置為 32 位或 16 位的 CPU，使設計人員能夠在速度與占有資源上做出最優(yōu)選擇 。數(shù)字調(diào)制有 振幅鍵控 （ ASK）、移頻鍵控 (FSK)、移相鍵控 (PSK)和差分移相鍵控 (DPSK)等。 移頻鍵控 (FSK)：用數(shù)字調(diào)制信號的正負控制載波的頻率。差分移相鍵控 (DPSK)：利用調(diào)制信號前后碼元之間載波相對相位的變 化來傳遞信息。其目標是在可編程的硬件平臺上通過注入不同的軟件，實現(xiàn)對工作頻段、調(diào)制解調(diào)方式、信道多址方式等無線功能的改變。這次 采用 的是 Altera公司推出的在 FPGA 上進行 DSP 開發(fā)的開發(fā)工具 DSP Builder 軟件，設計了一種適合與軟件無線電使用的可調(diào)中頻數(shù)字調(diào)制器，實現(xiàn) ASK、 FSK 兩種調(diào)制方式， 將 Matlab構(gòu)建的 ASK、 FSK 調(diào)制器的數(shù)學模型轉(zhuǎn)換為現(xiàn)實的電路。也有稱為 開 關(guān)鍵控（ 通斷鍵控）的，所以又記作 OOK 信號。 是信息傳輸中使用得較早的一種調(diào)制方式 。 具體實現(xiàn) ASK 的調(diào)制的實現(xiàn) 產(chǎn)生二進制振幅鍵控信號的方法 ，主要有兩種：乘法器和鍵控法。該電路是用基帶信號控制與非門的開閉，實現(xiàn) ASK調(diào)制，產(chǎn)生 uask(t)信號 [11]。 頻率鍵控法在轉(zhuǎn)換開關(guān)發(fā)生轉(zhuǎn)換的瞬間，兩個高頻振蕩的輸出電壓通常不可能相等，于是 uFSK（ t）信號在基帶信息變換時電壓會發(fā)生跳變，這種現(xiàn)象也稱為相位不連續(xù)，這是頻率鍵控特有的情況 。采用可 分頻器產(chǎn)生的 FSK 信號相位通常是連續(xù)的，因此在基帶信息變化時， FSK 信號會出現(xiàn)過渡頻率。 連線 /下載方法：將 25 針下載電纜線一端插入 LPT1（打印機口即并行口），另一端連接到下載器 的接口 ； 再 將下載器 十針連接線插入 下載接口 模 塊 （ JTAG 共有兩個，分別是為 I/O 復用配置 CPLD 下載用和為核心 FPGA 下載配置用） ，然后通過 PC 機軟件 即可進行 JTAG 形式的 下載配置 ；如果需要進行 AS 模塊的下載，需將下載器的 十針連接線 連接 AS 下載接口（ AS） 。D/A 模塊）連接，用戶也可自行設計開發(fā)模塊與之連接。 (5) 安裝 ADDA 擴展模塊 時 應 注意 將擴展板的“ ”絲印一端對準主板絲印“ ”，雙排插針與雙排插座要一一對好后再插，若遇到阻力不要強行插入以免損壞器件，要檢查是否一一對應好，是否錯位 或插反 ，檢查好后再插入插座。首先應立即斷電，排除故障后方可繼續(xù)使用。 Quartus II 基于模塊的設計流程，在傳統(tǒng)的自上而下的設計流程中，設計只有一個網(wǎng)表。 (3) 團隊設計流程 : 在團隊設計流程中，用戶將設計分割為單獨的模塊，然后在頂層設計中對模塊進行例化和連接。 16 圖 33 仿真 使用 EDA 工具進行設計仿真 ， Quartus II軟件的 EDA Netlist Writer模塊生成用于功能或時序仿真的 VHDLOutput文件 (.vho)和 Verilog Output文件 (.vo)，以及使用 EDA仿真工具進行時序仿真時所需的 Standard Delay Format Output文件(.sdo) 。 可以指定工程中的任何設計實體為頂層設計實 體，并仿真頂層實體及其所有附屬設計實體。通過建立和編譯 Quartus II工程來定義 FPGA的組成和功能。可以在 Quartus II、 Mentor Graphics LeonardoSpectrum 或 Synplicity Synplify軟件中采用 DSP Builder Signal Compiler 模塊生成的 Tcl腳本對設計進行綜合。將 MegaCore 功能作為 blackbox處理 [17]。 (1) 加入仿真步進模塊。雙擊該模塊，打開的是一個 Scope 窗口（圖 38）。需要注意的是，因為沒有接上輸出端口模塊： AltBus 模塊，此路信號在生成的 VHDL 文件中不會有相應語句。把最后兩項選擇：“ Interpret vector parameters as 1D”和“ Enable zerocrossing dectection”都設為打勾。然后，點擊“ OK”按鈕確認。 信號編譯器 在 Simulink 中完成仿真驗證后，就需要把設計轉(zhuǎn)到硬件上加以實現(xiàn)。注意，在“ Device”中只能選擇器件系列，不能制定具體的器件型號，這需由 QuartusII 自動決定使用該器件系列中的某一個具體型號的器件，或在手動流程中由用戶指定。在這個例子中是調(diào)用 QuartusII 來完成綜合過程的，在綜合后生成原子網(wǎng)表供適配器使用，并自動生成 QuartusII 可直接調(diào)用的工程。 將 A/D,D/A 模塊插入主板的擴展口，將示波 器與 D/AOUTT 連接，用示波器的 X 通道測試 D/AOUTT 測試鉤的輸出，示波器的地線可與 GNDT1 或 GNDT2 相連。 5%，放開 K1 時輸出正弦波的頻