秒表計時器設計畢業(yè)設計(存儲版)
【正文】 h4,ql4: STD_LOGIC_VECTOR(3 DOWNTO 0)。 u5:display port MAP(clk,qh,ql,qh1,ql1,qh2,ql2,qh3,ql3,qh4,ql4,sel,segment)。 architecture rt1 of clk_div10 is signal q_tmp:integer range 0 to 9。 END PROCESS。 END IF。 cout: OUT STD_LOGIC。) THEN IF (qh_temp=1001 and ql_temp=1001) THEN qh_temp=0000。 qh=qh_temp。139。 cout: OUT STD_LOGIC。) THEN IF (qh_temp=0010 and ql_temp=0011) THEN qh_temp=0000。 qh=qh_temp。 cout: OUT STD_LOGIC。) THEN IF (qh_temp=0101 and ql_temp=1001) THEN qh_temp=0000。 qh=qh_temp。139。 end seg7。 when0111=segment=0100111。 use 。 when011=q=qh2。 end rt1。 segment: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 END COMPONENT。sel=sel_tmp。頂層文件采用了原理圖的方法設計，使各模塊之間的層次關系清 晰。 附 件 課程設計說明書一本 課程設計文件袋一個 A3 原理圖一張 參 考 文 獻 .EDA 技術課程設計 [M].第 1 版 .武漢：華中科技大學出版社， 2021. .EDA技術 [M].第 1版 .武漢：華中科技大學出版社，2021. .電子技術基礎（數(shù)字部分） [M].第 5版 .北京：高等教育出版社， 2021 .VHDL使用教程 [M].成都：電子科技出版社， 2021. 致 謝 首先，感謝湖北工業(yè)大學商貿(mào)學院 給予我們這次課程設計的機會，并提供各類資料供我們參考學習，提供實驗室供我們進行程序的設計以及檢測。對 VHDL 語言的自上向下的設計方法有了進一步的認識，在底層文件具備的條件下，使原理圖可以使設置更加簡單，使程序清晰，增加可讀性。 設計語言主要是采用 VHDL語言的自上而下的設計方法。 SIGNAL segment_tmp: STD_LOGIC_VECTOR(6 DOWNTO 0)。 qh1,ql1,qh2,ql2,qh3,ql3,qh4,ql4:in std_logic_vector(3 downto 0)。 qh1,ql1,qh2,ql2,qh3,ql3,qh4,ql4:in std_logic_vector(3 downto 0)。 end case。 when001=q=qh1。 end rt1。 when0101=segment=1101101。 entity seg7 is port(q:in std_logic_vector(3 downto 0)。039。 END IF。event and clk=39。 USE 。 END IF。event and clk=39。 USE 。039。 END IF。event and clk=39。 USE 。 ELSE clk_div=39。 END IF。 clk_div:out std_logic)。 u3: count60 port map(cout2,cout3,qh3,ql3)。 segment: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 qh: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 ql: OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 segment: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 FPGA 的內(nèi)部功能模塊可以劃分為 UART收發(fā)、 AD9951 控制、包絡信號 DDS、脈沖信號控制、變頻控制信號輸出這五 個主要部分，另外，還包括各個模塊間的協(xié)調(diào)以及時鐘信號產(chǎn)生等部分。 （ 4） 若需要將所畫元件圖放在原理圖中，則需要將左上側(cè)的 Place單擊則會自動跳轉(zhuǎn)至原理圖中，但選取適當?shù)奈恢煤?，則單擊右鍵即可確認。 將電氣和電子元件放置到圖紙上，一 情況下元件的原理圖符號在元件庫中都可以找到，只需要將元件從元件庫中取出，放置在圖上，但由于本次設計中
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