【正文】 T，可使乘法次數(shù)大大減少。設(shè)偶采樣序列為 m(n)=x(2n)，奇采樣序列為 t(n)=x(2n+1)。 7 根據(jù)上述算法原理及運算流圖，可以得出基 2DITFFT 的基本特點 ： ① 級數(shù)分解：對于 N=2L (L 為整數(shù) )共分了 L 級，每級包含2N個蝶形運算單元，總共所需蝶形運算個數(shù)為2log22NNLN? ? ?。在第一級迭代中， 只有一種類型的蝶形運算系數(shù)，即 08W ，參加蝶形運算的兩個數(shù)據(jù)點間隔為 l；在第二級迭代中，有兩種類型的蝶形運算系數(shù)，分別是 08W 和 28W ，參加蝶形運算的兩個數(shù)據(jù)點間隔為2； 在第三級迭代中，有四種類型的蝶形運算系數(shù)，分別是 08W ， 18W ， 28W ， 38W ，參加蝶形 運 8 算的兩個數(shù)據(jù)點間隔為 4。 而兩種抽取方法的區(qū)別在于 WkN出現(xiàn)的位置不同， DITFFT中旋轉(zhuǎn)因子 在輸入端， DIFFFT中旋轉(zhuǎn)因子 WkN在輸出端，除此之外，兩種算法是一致的。 順序處理具有以下特點 ： ①只用一個蝶形運算單元； ②輸入數(shù)據(jù)、中間數(shù)據(jù)和輸出結(jié)果均使用同一組存儲器； ③順序執(zhí)行 2N log2N次蝶形運算； ④如果一次蝶形運算時間為 T，則總的運算時間為 T 2N log2N。 在具體設(shè)計中，必須綜合考慮 上述的各種形式的處理器， 根據(jù) 實際需求確定具體的實現(xiàn)方案，以取得“速度 /成本”的最佳值。設(shè)計中的雙口 RAM使用 Quartus Ⅱ 的 Mega Wizard PlugIn Manager工具生成 。因此，映射時遇到第 256個地址時，需給出一個 標志位。綜合考慮 到 系統(tǒng)的實時性要求、設(shè)計的復(fù)雜度和芯片的硬件開銷， 可以 采用定點表示方法來實現(xiàn) FFT 運算單元 。 h 0 0 0 s t a rti n p u t b u s y ~1s t a t e ~[ 1 1 . . 8 ]4 39。 h 0 5 39。 h 0 0 0 rm a s k1 ~[ 9 . . 5 ]5 39。 圖 34 FPGA芯片內(nèi)部基本結(jié)構(gòu) (1)CLB是實現(xiàn)用戶功能的基本單元，多個邏輯塊通常規(guī)則地排成一個陣列結(jié)構(gòu)分布于整個芯片。 (4)大點數(shù)的 FFT運算時，基于正序輸入、倒序輸出的 DITFFT操作方式，設(shè)計了減少旋轉(zhuǎn)因子的讀取次數(shù)方案，這樣既降低了處理器的功耗，又省去倒序輸入時的倒序操作，簡化了系統(tǒng)設(shè)計。 設(shè)計輸入被乘數(shù)為 X jY? ，數(shù)據(jù)為 8位有符號數(shù)，即數(shù)據(jù)范圍為 128～ 127。 18 蝶形運算器的 仿真 有了復(fù)數(shù)乘法器的時序仿真，下面 對蝶形處理器單元進行完整的仿真，仿真參數(shù) 設(shè)置如下 ： 假設(shè) CLK 為輸入一個周期為 200ns 的時鐘 ,ReX1 為輸入數(shù)據(jù) x1 的實部 20,ImX1 為輸入數(shù)據(jù) x1 的虛部 50,ReX2 為輸入數(shù)據(jù) x2 的實部 50,ImX2 為輸入數(shù)據(jù) x2 的虛部 20, 旋轉(zhuǎn)因子81 2 8 1 1 8 4 9jC jS e j?? ? ? ? ?，則 C=118, C+S=167， CS=69,則 cos_in 等于 C+S=167,cps_in 等于 CS=69。 FPGA作為 ASIC領(lǐng)域中的一種半定制電路，由于它的諸多優(yōu)點，日益受到數(shù)字信號系統(tǒng)設(shè)計者的青睞。 最后 和 Matlab的計算結(jié)果進行對比分析 ，電路的信噪比可以達到 50dB；通過布局布線后的資源占用報表顯示，整個設(shè)計占用的 FPGA門數(shù)為 552806；通過布局布線后的靜態(tài)時序分析表明，電路可以正常工作在 100MHz的時鐘頻率下，完成 4096點復(fù)數(shù) FFT運算 需要 20578個時鐘周期，即在 100MHz的時鐘頻率下，完成一次FFT運算只需要 205． 78us。如果沒有郭 老師的幫助我想 要完成本次設(shè)計要走很多彎路。 他們的這份真摯的友情我會永遠珍惜。 最后還要感謝所有教過我的老師，沒有你們對我知識的積累，我就不可能在今天完成我的設(shè)計。在這里感謝你們在這四年里對我的關(guān)心和幫助。 設(shè)計主要 包括雙端口 RAM數(shù)據(jù)存儲單元、 FFT運算單元、旋轉(zhuǎn)因子產(chǎn)生器 (ROM)、地址生成及控制單元、倒序單元五個模塊。在頻譜分析、數(shù)字語音編碼、雷達信號處理、聲納信號分析、數(shù)字濾波、數(shù)字通信、圖象處理、生物醫(yī)學工程等有著極為廣泛的應(yīng)用。補碼的乘法同樣需要補位，所得乘積位數(shù)為乘數(shù)、被乘數(shù)數(shù)據(jù)位寬之和。復(fù)數(shù)乘法中，乘以旋轉(zhuǎn)因子，復(fù)數(shù)的模的長度是不變的，而結(jié)果的實部或虛部最大可以為輸入數(shù)據(jù)的 2倍，因此輸出數(shù)據(jù)應(yīng)增大 1bit 以防止溢出。 (2)FPGA內(nèi)部的 DCM模塊提供倍頻功能，蝶形運算采用流水線工作方式，使每一個蝶形運算在一個時鐘周期內(nèi)完成，提高了處理速度。 h 1 co u n t e r~[ 9 . . 0 ] 圖 33 地址生成模塊結(jié)構(gòu)圖 15 (5)倒序模塊 由 FFT算法可知，順序輸入的數(shù)據(jù) FFT結(jié)果按位倒序輸出，為了能在輸出端得到順序的 1024點頻域數(shù)據(jù)，因此在運算完成后，進入位倒序模塊，使得輸出結(jié)果順序輸出。 h 0 5 39。 h 0 0 0 Eq u a l 11 0 39。 Start信號啟動 FFT運算，若 Busy信號為低電平，則可進行下一個 FFT運算，當 FFT完成后，產(chǎn)生 Outen信號通知外部讀取處理后的數(shù)據(jù)。 可以看出，蝶形處理器是 FFT 運算單元的核心 。旋轉(zhuǎn)因子實部和虛部的符號根據(jù) r的值確定，當 0≤ r≤ 255時，旋轉(zhuǎn)因子實部符號為 0，即實部為正值，當 r255時，旋轉(zhuǎn)因子實部符號為 1，即實部為負值，旋轉(zhuǎn)因子的虛部符號恒為 l，即虛部恒為負值。每個蝶形運算的輸入、輸出數(shù)據(jù)均要經(jīng)過 RAM的讀寫操作，因此， RAM的頻繁讀寫操作對 FFT的處理速度影響較大。 (4)陣列處理 把流水線處理和并行迭代處理結(jié)合起來，采用2N log2N個蝶形運算單元實現(xiàn)全并行工作，稱為陣列處理。 (1)順序處理 順序處理是 FFT專用處理器的基本形式，蝶形運算單元在控制器的控制下，根據(jù)標準的 FFT信號流圖，按時間順序依次進行運算。 同樣點數(shù)的 DFT，基 4算法運算量為基 2算法的 75％。 表 21 碼位的倒位序（ N=8） 自然順序碼 二進制碼 倒位序二進制碼 到位序數(shù) 0 000 000 0 1 001 100 4 2 010 010 2 3 011 110 6 4 100 001 1 5 101 101 5 6 110 011 3 7 111 111 7 實際運算中，總是先按自然順序?qū)⑤斎胄蛄写嫒氪鎯卧?，要實現(xiàn) FFT算法，首先將按自然順序存放的序列經(jīng)變址運算變換得到倒位序的排列。以此類推，對于 N=2L (L 為整數(shù) )點的 FFT，要經(jīng)過 log2N 級運算，每一級有 2N 個蝶形單元，總共有 2N log2N 個運算單元，經(jīng)過 2N log2N 次復(fù)數(shù)乘法和 2N log2N 次復(fù)數(shù)加法實現(xiàn) DFT 運算。 基 2時域抽取 FFT 算法 基 2時間抽取法 FFT的基本原理是將一個 N點的計算分解為兩個 N/2點的 DFT計算，每 N/2點的計算再進一步分解為 N/4點計算，依次類推。 快速傅里葉變換 FFT的原理 如 所述， DFT計算時間長，實現(xiàn)困難，直接使用譜分析和信號的實時處理是不切實際的。這一變換主要用來分析濾波器形狀和信號頻譜。同時，處理器是在不使用 IP核的前提下開發(fā)的，從而大大降低了實現(xiàn)成本。 本文研究的主要內(nèi)容 如今學界對 FFT運算軟、硬件實現(xiàn)的研究正在積極的進行，并取得了眾多突出的成果。 (2)FPGA的存儲量大。新近推出的 FPGA產(chǎn)品都采用多層布線結(jié)構(gòu)，內(nèi)含豐富的 I/O管腳， 且具有 大容量的邏輯單元，內(nèi)置嵌入式 RAM資源，內(nèi)部集成多個數(shù)字鎖相環(huán)，嵌入多個硬件乘法器，所有這一切都使得 FPGA在數(shù)字信號處理領(lǐng)域顯示出自己特有 的優(yōu)勢 。這種實現(xiàn)方法具有軟件設(shè)計多用性的優(yōu) 點，能夠適用 各種需要 FFT運算進行信號處理的應(yīng)用場合，靈活方便。從 FFT算法理論的發(fā)展上看，主要有兩個方向 ： (1)組合數(shù) FFT算法，針對 FFT變換點數(shù) N等于 2的整數(shù)次冪，如基 2算 法、基 4算法、基 8算法、實因子算法、分裂基算法及任意組合因子算法，利用系數(shù)的周期性和對稱性，使長序列的 DFT分解成更小點數(shù)的 DFT，從而大大 減少運算工作量。 關(guān)鍵詞： 快速傅立葉變換 FFT 現(xiàn)場可編程門陣列 FPGA QuartusⅡ III Design of FFT Processor Based on FPGA Abstract As the time and frequency domain of conversion of basic tools, Fast Fourier transform (FFT) is being widely used in testing, munication, image processing and multimedia fileld and so on. FFT has bee the core of modern digital signal processing technology .So the FFT algorithm realization method of the research has bee a strong theoretical and realistic significance. Then floating point FFT algorithm with FPGA realizing has bring a new research trend, and received widespread concern. Field programmable gates array (FPGA) as a new programmable devices has developed rapidly in recent years. With its continuous development and application, making the electronic design of the scale and level of integration inproving remarkably. At the same time the design methods and ideas based on FPGA to realiz FFT is put forward. The purpose of this goal is design of FFT Processor based on FPGA. The main research of this paper is to study how to use the FPGA to realiz FFT algorithm. The design has adopted the time extracting the base2 algorithm,and used Sequence structurestructure to design a wing operation unit, and at the same time selected the double port RAM storage structure, in this way the design method can keep a fortable processing speed advantage. As a consequence ,plete an input signal called 64 point card and 12 plural of FFT need just us, basically content the requirement of realtime. In the simulation test stages , with the help of Quartus Ⅱof Altera pany ,which provide a multiple platform design development environment, finished the simulation , then used the results pared with Matlab calculation results, verified the correctness of the design. Key words : Fast Fourier transform (FFT) Field programmable gates array (FPGA) Quartus Ⅱ . 1 第一章 緒論 在 數(shù)字信號處理技術(shù)中，離散傅立葉變換 DFT和卷積是 信號處理中兩個最基本也是最常用的運算，它們涉及到信號與系統(tǒng)的分析與綜合 這一廣泛的信號處理領(lǐng)域 。而浮點 FFT算法的 FPGA實現(xiàn)正成為新的研究熱點，并且受到了廣泛的關(guān)注。盡我所知，除文中特別加以標注和致謝的地方外，不包含其他人或組織已經(jīng)發(fā)表或公布過的研究成果，也不包含我為獲得 安陽工學院 及其它教育機構(gòu)的學位或?qū)W歷而