基于fpga的信號(hào)發(fā)生器的設(shè)計(jì)6波形(存儲(chǔ)版)
【正文】 發(fā)生的途徑也有很多，因此必須選擇一種易于實(shí)現(xiàn)且精度高的方案，以此來(lái)提高本設(shè)計(jì)的實(shí)用性。 方案四：利用 在系統(tǒng)編程技術(shù) 和 FPGA 芯片 產(chǎn)生。電路不需要外部搭建，節(jié)約成本 且控制簡(jiǎn)單方便。當(dāng)復(fù)位信號(hào)為 1時(shí)， 每當(dāng)檢測(cè)到時(shí)鐘上升沿時(shí)，計(jì)數(shù)器值加 1，當(dāng)增加到最大后清零。EVENT AND clk=39。 END behave。039。 END IF。 從仿真波形圖也能看出這種變化規(guī)律。139。 ELSE IF tmp =00000001 THEN tmp:=00000000。 END PROCESS。 THEN tmp:=00000000。 計(jì)數(shù)到最大清零 a:=39。循環(huán)計(jì)數(shù) 標(biāo)志 END IF。地址發(fā)生器的時(shí)鐘 CLK 的輸入頻率 F0與每周期的波形數(shù)據(jù)點(diǎn)數(shù)以及 D/A 輸出 頻率 F 的關(guān)系是： F=F0/64。 BEGIN IF clr=39。 計(jì)數(shù) ELSE t:=0。EVENT AND clk=39。 END IF。三角波形輸出 ， 十進(jìn)制 2 WHEN011=q=d3。 （ 4） 第四次 sel的值設(shè)為 3，其輸出的波形是階梯波，其仿真波形見(jiàn)下圖，波形遞增基于 FPGA 的函數(shù)發(fā)生器設(shè)計(jì) 15 常數(shù)為 16，結(jié)果正確。要做成 完整 實(shí)用 的信號(hào)源還應(yīng)考慮設(shè)計(jì)包含的功能有： 1) 用鍵盤(pán)輸入編輯生成上述 6 種波形（同周期）的線性組合波形； 2) 具有波形存儲(chǔ)功能； 3) 輸出波形的頻率范圍可調(diào)，頻率步進(jìn) ； 4) 輸出波形幅度 可調(diào)， 步進(jìn) 調(diào)整； 5) 具有顯示輸出波形的類型、重復(fù)頻率（周期）和幅度的功能； 6) 用鍵盤(pán)或其他輸入裝置產(chǎn)生任意波形 ； 7) 波形占空比可調(diào) 等。 BEGIN IF reset=39。遞增運(yùn)算 END IF。 ENTITY dcrs IS PORT (clk,reset:IN STD_LOGIC。EVENT AND clk=39。 END behave。 VARIABLE a:STD_LOGIC。039。039。 4. 階梯波形程序源程序 階梯波模塊 LIBRARY IEEE。 BEGIN IF reset=39。 THEN判斷 a 數(shù)值，計(jì)數(shù)。 ELSE a:=39。 基于 FPGA 的函數(shù)發(fā)生器設(shè)計(jì) 22 USE 。 COMPONENT altsyncram—例化 altsyncram 元件，調(diào)用了 LPM 模塊 altsyncram GENERIC ( 參數(shù)傳遞語(yǔ)句 address_aclr_a : STRING。 outdata_reg_a : STRING。 BEGIN q = sub_wire0(7 DOWNTO 0)。 q: out std_logic_vector(5 downto 0))。計(jì)數(shù)器異步復(fù)位 elsif clk 39。 END SYN。 定義內(nèi)部整數(shù)變量 BEGIN IF clr=39。計(jì)數(shù) 基于 FPGA 的函數(shù)發(fā)生器設(shè)計(jì) 25 ELSE t:=0。EVENT AND clk=39。 END IF。 END ch61a。 END CASE。正弦波形輸出 WHEN101=q=d5。 d0,d1,d2,d3,d4,d5:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 a=0,輸出一個(gè)波形周期的低電平。 END PROCESS。139。 ARCHITECTURE behave OF square IS SIGNAL a:BIT。賦值，輸出 end process 。039。 entity t is 定義計(jì)數(shù)器的實(shí)體 port(clk: in std_logic。 q_a : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) )。 operation_mode : STRING。 END sin_rom。 END behave。139。 THEN檢測(cè)時(shí)鐘上升沿 IF a=39。 ARCHITECTURE behave OF ladder IS BEGIN PROCESS(clk,reset) VARIABLE tmp: STD_LOGIC_VECTOR(7 DOWNTO 0)。 END PROCESS。 ELSE IF tmp =00000001 THEN tmp:=00000000。139。 end delta。 q=tmp。 THEN tmp:=11111111。 基于 FPGA 的函數(shù)發(fā)生器設(shè)計(jì) 19 USE 。 THEN IF tmp=11111111 THEN tmp:=00000000。 END icrs。實(shí)驗(yàn)表明采用該方法能 準(zhǔn)確的產(chǎn)生 三角波、階梯波、正弦波等 設(shè)計(jì)產(chǎn)生的 波形，實(shí)現(xiàn)了信號(hào)發(fā)生器的功能 。 （ 2） 第二次 sel選擇值設(shè)為 1，輸出為遞減波，從圖中可以看出，輸出的波形成線性遞減，結(jié)果正確。遞增波形輸出 ， 十進(jìn)制 0 WHEN001=q=d1。 a=0,輸出一個(gè)波形周期的低電平。 END PROCESS。139。 其 VHDL 描述如下 ： ARCHITECTURE behave OF square IS SIGNAL a:BIT。 圖 451 結(jié)構(gòu)圖 上圖所示的信號(hào)發(fā)生結(jié)構(gòu)中圖中，頂層文件 在 FPGA 中實(shí)現(xiàn)，包含兩個(gè)部分： ROM的地址信號(hào)發(fā)生器，由 6 位計(jì)數(shù)器擔(dān)任；一個(gè)正弦數(shù)據(jù) ROM，由 LPM_ROM模塊構(gòu)成， 6 位地址線， 8 位數(shù)據(jù)線，一個(gè)周期含有 64 個(gè) 8 位數(shù)據(jù)。 ELSE a:=39。 THEN判斷 a 數(shù)值，計(jì)數(shù)。 BEGIN IF reset=39。 END IF。 ELSE 不是最大值時(shí)遞增 tmp:=tmp+1。復(fù)位信號(hào)為 0，置最小值 ELSIF clk39。 程序設(shè)計(jì)的是 reset 復(fù)位信號(hào)為 0 時(shí)輸出為 0，無(wú)對(duì)應(yīng)的波形產(chǎn)生。遞減到 0 置最大值 ELSE tmp:=tmp1。VHDL 描述為： ARCHITECTURE behave OF dcrs IS BEGIN PROCESS(clk,reset) 基于 FPGA 的函數(shù)發(fā)生器設(shè)計(jì) 7 VARIABLE tmp: STD_LOGIC_VECTOR(7 DOWNTO 0))。 q=tmp。 THEN tmp:= 00000000。 波形選擇模塊 遞增斜波模塊 遞減斜波模塊 三角波模塊 階梯波模塊 正弦波模塊 方波模塊 時(shí)鐘 clk 復(fù)位 reset 波形選擇開(kāi)關(guān) D/A 轉(zhuǎn)換器 圖 3 系統(tǒng)的最終整體的原理圖 基于 FPGA 的函數(shù)發(fā)生器設(shè)計(jì) 5 4 各模塊 程序設(shè)計(jì) 及仿真 遞增斜波模塊 遞增斜波 icrs 的 VHDL 程序如 附 錄 所示，其中 clk 是輸入時(shí)鐘端口， reset 為輸入復(fù)位端口， q 為八位二進(jìn)制輸出端口。 方案 二 ： 采用數(shù)據(jù)選擇器方式 此種方案可以利用 VHDL 語(yǔ)言寫(xiě)出數(shù)據(jù)選擇器 ，然后 每種函數(shù)發(fā)生器的輸出 和數(shù)據(jù)選擇器輸入 相
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